JPH03286335A - アドレス生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、コンピュータのマイクロ命令メモリの読み出
しを行う時のアドレスを生成するアドレス生成装置に関
するものである。

【従来の技術】

コンピュータにおいては、予めマイクロ命令メモリに格
納しである命令を次々と読み出し、これに従って処理が
進められる。この読み出しを行うには、読み出すべき命
令が格納しであるメモリを指定するアトルスが必要であ
る。従来、そのアドレスのデータは、次のようにして生
成されていた。 第４図は、アドレス生成装置の第１の従来例である。第
４図において、１はマイクロ命令メモリ、２はマイクロ
命令レジスタ、３はマイクロ命令デコーダ、４は条件ブ
ランチ・トラップ部、５はプログラムカウンタ、６はイ
ンクリメント部、７は制御信号である。 プログラムカウンタ５から最初の値が出されると、それ
に対応して最初のアドレスが生成される。 そのアドレスに格納されている命令が、マイクロ命令メ
モリ１からマイクロ命令レジスタ２に読み出される。読
み出しは、クロックに同期してなされる。読み出された
命令は、マイクロ命令デコーダ３でデコードされ、制御
信号７が出力される。 制御信号７により、所定の処理がなされる。 一方、プログラムカウンタ５の出力は、インクリメント
部６に入力され、「１」増加（インクリメント）される
、インクリメント部６は、１を加算する加算回路で構成
されている。１増加させられた値は、条件ブランチ・ト
ラップ部４に入力される。 条件ブランチ・トラップ部４は、実行している処理が特
定の条件を満たした時、特定の命令を実行するようにプ
ログラムカウンタの値を強制的にセットする。そのよう
な条件を満たさない時には、インクリメント部６で１増
加させられた値が、プログラムカウンタ５にセットされ
る。 このようにしてプログラムカウンタ５にセットされた値
が次に出力され、次のアドレスが指定される。 しかしながら、この第１の従来例には、■プログラムカ
ウンタやインクリメント部を必要とするので回路構成が
複雑になると共に、■インクリメント部での演算に要す
る時間が長いため処理速度が遅くなるという問題点があ
った。 そこで、それらの問題点を有しないアドレス生成装置が
考えられている。それが、次に説明する第２の従来例で
ある。 第５図に、アドレス生成装置の第２の従来例を示す、符
号は、第４図のものに対応している。 この例では、プログラムカウンタやインクリメント部を
用いずに、次のアドレスを生成することが出来るように
している。即ち、マイクロ命令メモリ１から読み出す命
令の中に、次に指定すべきアドレスのデータを予め含め
ておいている。 第６図に、この場合の命令データの様式を示す。 １１は命令データ、１１−１は命令部、１１−２はアド
レス部である。 命令データ１１は、所要の処理を実行させるためのデー
タである命令部１１−１と、次に指定すべきアドレスを
示すデータであるアドレス部１１２とから威る。仮に、
アドレスを指定するのにＮピントを要するのであれば、
アドレス部１１−２のビット幅はＮとなる。 マイクロ命令レジスタ２に読み出された命令データ１１
の命令部１１−１のデータは、マイクロ命令デコーダ３
に送られ、制御信号７が出力される。 方、アドレス部１１−２のデータは、条件ブランチ・ト
ラップ部４に送られる０条件ブランチトラップ部４で定
めている特定の条件が満たされれば、特定のアドレスが
セントされるが、そうでなければ、マイクロ命令レジス
タ２から迭られて来たアドレス部１１−２のデータに従
って、次のアドレスがセットされる。

【発明が解決しようとする課題】

しかしながら、前記した第２の従来例５二は、命令デー
タにアドレスデータち含ませであるため、それを格納し
ておくマイクロ命令メモリには、大容量のメモリを必要
とするという問題点があった。 本発明は、このような問題色を解決することを課題とす
るものである。 〔課題を解決するための手段】 前記課題を解決するため、本発明のアドレス生成装置で
は、命令部、アドレスデータの半分のビット幅を有する
アドレス部、該アドレス部の内容が次アドレスデータの
上位部か下位部かを表す上位下位指示部とから威る命令
データを格納するマイクロ命令メモリと、 該マイクロ命令メモリより読み出した前記上位下位指示
部を格納する上位下位指示部レジスタと、前回のアドレ
スデータの上位部が第１の入力端子に入力され、該マイ
クロ命令メモリより読み出した前記アドレス部が第２の
入力端子に入力され、前記上位下位指示部の値が上位を
指示している時には第２の入力端子の入力を選択し、下
位を指示している時には第１の入力端子の入力を選択す
る上位部マルチプレクサと、 該マイクロ命令メモリより読み出した前記アドレス部が
第１の入力端子に入力され、前回のアドレスデータの下
位部が第２の入力端子に入力され、前記り位下位指示部
の値が１位を指示している時には第２の入力端子の入ツ
ノを選択し、下位を指示している時には第１の入力端子
の入力を選択する上位部マルチプレクサと、 前記上位部マルチプレクサの出力が書き込まれる一■二
位部レジスタと前記下位部マルチプレクサの出力が書き
込まれる下位部レジスタとから成り、両者の内容を合体
して次アドレスデータと威す次マイクロアドレスレジス
タとを具えることとした。

【作　　用】

アドレスデータを決めるに際しては、前回のアドレスデ
ータと次のアドレスデータとは、上位半分か下位半分か
が共通となるという関係を保つように決めることにする
。 そして、共通でない残り半分を、前回のアドレスデータ
で読み出した命令データ中に含ませておく、即ち、命令
データの様式を、アドレスデータの半分のビット幅を有
するアトｌメス部と、該アドレス部の内容が次のアドレ
スの上位半分となるものであるのか下位半分となるもの
であるのかを指示する上位下位指示部とを含むものとす
る。 従って、次アドレスデータは、共通して使える前回アド
レスデータの半分と、前回アドレスデータで読み出した
命令データの中のアトｌメス部とを合体させることによ
り、生成することが可能となる。 これにより、命令データに含ませるアドレスブタのビッ
ト幅は半分となるので、マイクロ命令メモリき記憶容量
が従来より少なくて済し。

【実　施　例】

以下、本発明の実施例を図面に基づいて詳細に説明する
。 第１図に、本発明の実施例にかかわるアドレス生成装置
を示し、第２図は、本発明における命令データの様式を
示し、第３図は、本発明におけるアドレスデータの様式
を示している。 これらの図において、符号は、第５図、第６図のものに
対応している。そして、８は上位部マルチプレクサ、９
は下位部マルチブＬ・フサ、１０は次マイクロアドレス
レジスタ、１０−１は上位部レジスタ、１０−２は下位
部レジスタ、１１−３は上位下位指示部、１２は上位下
位指示１ノジスタ、１３はアドレスデータ、１３−１は
アドレス上位部、１３−２はアドレス下位部、Ａ、Ｂは
入力端子である。 まず、第３図のアドレスデータについて説明する０本発
明では、アドレスデータ１３を、アドレス上位部１３−
１とアドレス下位部１３−２の２つに分けて取り扱う０
例えば、アドレスデータ１３がＮビットであれば（但し
、Ｎは偶数であるとする）、上位半分のＮ／２ビツトを
アドレス上位部１３−１とし、下位半分のＮ／２ビツト
をアドレス下位部１３−２とする。 そして、プログラムを作成する際に、アドレスは、予め
次のようなルールに則って決めておく。 即ち、「次に指定するアドレスのアドレスデータの半分
は、直前に指定したアドレスのアドレスデータの半分と
等しくする」というルールである。 例えば、第１０番目の読み出しをするためのアドレスデ
ータのアドレス上位部は、第９番目の読み出しの際のア
ドレスデータのアドレス上位部と等しくしておく、アド
レス下位部は、勿論具なる。 そして、この異なる半分を、第９番目に読み出される命
令データの一部に含ませておく。 第２図に示すように、本発明における命令データ１１は
、命令部１１−１とアドレス部１１−２と上位下位指示
部１１−３とから構成される。 アドレス部１１−２は、アドレスデータの内の前記した
「異なる半分Ｊのデータである。従って、仮にアドレス
データのビット幅を第２の従来例と同じとするとＣ例、
Ｎビット、第６図参照）、本発明のアドレス部のピント
幅は、第２の従来例におけるアトルス部の半分で済むこ
とになる。 上位下位指示部１１−３は、アドレス部１１２のデータ
が、アドレスデータの上位部を威すものであるのか、下
位部を威すものであるのかを示す、これは、ｌビットの
データである。命令部１１−１は、各種の処理を実行さ
せる命令のデータである。 マイクロ命令メモリ１には、このような様式の命令デー
タ１１が格納される。 命令部１１−１のデータはマイクロ命令レジスタ２に読
み出され、マイクロ命令デコーダ３を経て制御信号７が
出力される。上位下位指示部１１−３のデータは、上位
下位指示部レジスタ１２に読み出され、上位部マルチプ
レクサ８および下位部マルチプレクサ９に、選択制御信
号として供給される。 上位部マルチプレクサ８．下位部マルチプレクサ９のブ
ロック内に記しであるｒｌ、、ｒ□、は、上位下位指示
部１１−３の値を意味している。第１図では、上位下位
指示部１１−３の値が「１」の時は、アドレス部１１−
２の内容がアドレス下位部であることを示し、「０」の
時はアドレス上位部であることを示すとしている。 読み出されたアドレス部１１−２のデータは、上位部マ
ルチプレクサ８の入力端子Ｂと下位部マルチプレクサ９
の入力端子Ａとの両方に入力される。 次マイクロアドレスレジスタ１０は、次のアドレスを形
成するためのレジスタであり、上位部レジスタ１０−１
と下位部レジスタ１０−２とから威る。これらは、第３
図で示したように２つに分けられたアドレスデータの半
分を格納し得るビット幅を有している。 上位部レジスタ１０−１には、上位部マルチプレクサ８
で選択されたデータが書き込まれ、下位部レジスタ１Ｏ
−２には、下位部マルチプレクサ９で選択されたデータ
が書き込まれる０次アドレスを形成する時には、前回の
アドレスが残ったままになっており、そのアドレスの半
分が次アドレスの形成に利用される。いずれの半分を利
用するかは、上位部マルチプレクサ８と下位部マルチプ
レクサ９とによって決められる。 前回のアドレスデータのアドレス上位部は、上位部マル
チプレクサ８の入力端子Ａに入力され、前回のアドレス
データのアドレス下位部は、下位部マルチプレクサ９の
入力端子Ｂに入力される。 もし、マイクロ命令メモリ１から読み出した命令データ
１１の上位下位指示部Ｌ１−３の値が７１、であれば、
その命令データ１１の中のアドレス部１１−２の内容は
、次アトルスの下位部となるべきものであることを表し
ている。逆に上位下位指示部１１−３の値が「０」であ
れぽ、次アドレスの上位部となるべきものであることを
表している。 上位下位指示部１１−３の値が「１」の時、即ち、選択
制御信号が「１」の時は、上位部マルチプレクサ８．下
位部マルチプレクサ９は、それらフロック内に記したよ
うに、それぞれ入力端子への入力を選択する。そのため
、上位部レジスタ１０−１には、前回のアドレスデータ
の上位部が入り、下位部レジスタ１０−２には、マイク
ロ命令メモリ１から読み出された命令データ１１のアド
レス部１１−２が入る。それらが合体されることによっ
て、次アドレスが形成される。従って、この場合、次ア
ドレスは、前回のアドレスとは上位部は等しく、下位部
が異なるというアドレスにな上位下位指示部１１−３の
値が「０」の時は、上位部マルチプレクサ８．下位部マ
ルチプレクサ９は端子Ｂの入力を選択する。この時には
、次アドレスは、前回アドレスとは上位部が異なり、下
位部は等しいというアドレスになる。 このようにして形成された次アドレスは、条件ブランチ
・トラップ部４を経て、マイクロ命令メモリ１に送られ
、次の命令データ１１の読み出しに用いられる。 以上のような本発明と第２の従来例（第５図第６図）と
を比べると、以下に述べるように、マイクロ命令メモリ
の記憶容量が大幅に少なくて済む。 即ち、両者共に、アドレス部が含ませられている様式の
命令データを用いており、これをマイクロ命令メモリに
記憶する必要がある。 しかし、第２の従来例のアドレス部はアドレスデータの
全部であるのに対し、本発明のアドレス部はアドレスデ
ータの半分である。従って、アドレス部の記憶に要する
容量は、半分で済むことになる。 ただ、本発明では、命令データの中に、第２の従来例に
はなかった上位下位指示部のデータ（命令データ１個に
つき１ビツト）も含ませであるから、これを記憶する容
量が新たに必要となる。 以上を差引計真すると、結局、第２の従来例の場合より
も、記憶容量は大幅に少なくて済む。

【発明の効果】

以上述べた如く、本発明のアドレス生成装置によれば、
マイクロ命令メモリの記憶容量を、第２の従来例に比べ
て小とすることが出来る。それに伴い、メモリチップの
面積も減少し、小型化が促進されると共にコストを低減
することが出来る。

【図面の簡単な説明】

第１図・・・本発明の実施例にかかわるアドレス生成装
置 第２図・・・本発明における命令データの様式第３図・
・・本発明におけるアドレスデータの様式第４図・・・
アドレス生成装置の第１の従来例第５図・・・アドレス
生成装置の第２の従来例第６図・・・第２の従来例にお
ける命令データの欅弐図において、１はマイクロ命令メ
モリ、２はマイクロ命令レジスタ、３はマイクロ命令デ
コーダ、４は条件ブランチ・トラップ部、５はプログラ
ムカウンタ、６はインクリメント部、７は制御信号、８
は上位部マルチプレクサ、９は下位部マルチプレクサ、
１０は次マイクロアドレスレジスタ、１Ｏ−１は上位部
レジスタ、１０−２は下位部レジスタ、１１は命令デー
タ、１１−１は命令部、１１−２はアドレス部、１１−
３は上位下位指示部、１２は上位下位指示部レジスタ、
１３はアドレスデータ、１３−１はアドレス上位部、１
３−２はアドレスｒ位部、Ａ、Ｂは入力端子である。 第１図

Claims (1)

1. 【特許請求の範囲】 命令部、アドレスデータの半分のビット幅を有するアド
   レス部、該アドレス部の内容が次アドレスデータの上位
   部か下位部かを表す上位下位指示部とから成る命令デー
   タを格納するマイクロ命令メモリと、 該マイクロ命令メモリより読み出した前記上位下位指示
   部を格納する上位下位指示部レジスタと、前回のアドレ
   スデータの上位部が第１の入力端子に入力され、該マイ
   クロ命令メモリより読み出した前記アドレス部が第２の
   入力端子に入力され、前記上位下位指示部の値が上位を
   指示している時には第２の入力端子の入力を選択し、下
   位を指示している時には第１の入力端子の入力を選択す
   る上位部マルチプレクサと、 該マイクロ命令メモリより読み出した前記アドレス部が
   第１の入力端子に入力され、前回のアドレスデータの下
   位部が第２の入力端子に入力され、前記上位下位指示部
   の値が上位を指示している時には第２の入力端子の入力
   を選択し、下位を指示している時には第１の入力端子の
   入力を選択する上位部マルチプレクサと、 前記上位部マルチプレクサの出力が書き込まれる上位部
   レジスタと前記下位部マルチプレクサの出力が書き込ま
   れる下位部レジスタとから成り、両者の内容を合体して
   次アドレスデータと成す次マイクロアドレスレジスタと
   を具えたことを特徴とするアドレス生成装置。