JPH0619830A - マイクロコンピュータおよび電子機器 - Google Patents
マイクロコンピュータおよび電子機器Info
- Publication number
- JPH0619830A JPH0619830A JP17636992A JP17636992A JPH0619830A JP H0619830 A JPH0619830 A JP H0619830A JP 17636992 A JP17636992 A JP 17636992A JP 17636992 A JP17636992 A JP 17636992A JP H0619830 A JPH0619830 A JP H0619830A
- Authority
- JP
- Japan
- Prior art keywords
- address
- microcomputer
- circuit
- address line
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】メモリマップドＩ／Ｏ方式のマイクロコンピュ
ータにおいて、プログラムの高速動作とステップ数の削
減を実現する。 【構成】第一及び第二のアドレス線をデコードすること
でアドレス指定される第一の周辺回路８と、第一のアド
レス線のみまたは第一のアドレス線および第二のアドレ
ス線の一部をデコードすることでアドレス指定される第
二の周辺回路９を持つマイクロコンピュータおよび本マ
イクロコンピュータを用いた電子機器。 【効果】周辺回路のアドレス指定を簡略化することで、
プログラムの高速化、プログラム命令ステップ数の削
減、マイクロコンピュータの小型化等の効果を有する。
ータにおいて、プログラムの高速動作とステップ数の削
減を実現する。 【構成】第一及び第二のアドレス線をデコードすること
でアドレス指定される第一の周辺回路８と、第一のアド
レス線のみまたは第一のアドレス線および第二のアドレ
ス線の一部をデコードすることでアドレス指定される第
二の周辺回路９を持つマイクロコンピュータおよび本マ
イクロコンピュータを用いた電子機器。 【効果】周辺回路のアドレス指定を簡略化することで、
プログラムの高速化、プログラム命令ステップ数の削
減、マイクロコンピュータの小型化等の効果を有する。
Description
【０００１】
【産業上の利用分野】本発明はメモリマップドＩ／Ｏ方
式のマイクロコンピュータに関する。
式のマイクロコンピュータに関する。
【０００２】
【従来の技術】図３に従来のマイクロコンピュータのブ
ロック図を示す。
ロック図を示す。
【０００３】中央処理装置３はプログラム記憶回路１よ
りプログラム命令２が入力されることにより各種信号処
理を実行する。
りプログラム命令２が入力されることにより各種信号処
理を実行する。
【０００４】第一の周辺回路８では第一のアドレス線４
および第二のアドレス線５のアドレス情報を第一のデコ
ーダ１２でデコードし、ＲＡＭ１０の選択を行う。
および第二のアドレス線５のアドレス情報を第一のデコ
ーダ１２でデコードし、ＲＡＭ１０の選択を行う。
【０００５】第二の周辺回路９では第一のアドレス線４
および第二のアドレス線５のアドレス情報を第二のデコ
ーダ１３でデコードし、Ｉ／０領域（制御回路）１１の
選択を行う。
および第二のアドレス線５のアドレス情報を第二のデコ
ーダ１３でデコードし、Ｉ／０領域（制御回路）１１の
選択を行う。
【０００６】下位アドレス設定命令が中央処理装置３に
入力されると中央処理装置３は第一のアドレス線４のア
ドレスを設定する。
入力されると中央処理装置３は第一のアドレス線４のア
ドレスを設定する。
【０００７】上位アドレス設定命令が中央処理装置３に
入力されると中央処理装置３は第二のアドレス線５のア
ドレスを設定する。
入力されると中央処理装置３は第二のアドレス線５のア
ドレスを設定する。
【０００８】第一のアドレス線４および第二のアドレス
線５は各８ビットとする。
線５は各８ビットとする。
【０００９】第一のアドレス線４と第二のアドレス線５
のアドレスが設定されると、第一の周辺回路８または第
二の周辺回路９の特定部分が選択される。
のアドレスが設定されると、第一の周辺回路８または第
二の周辺回路９の特定部分が選択される。
【００１０】第１のデコーダ１２および第２のデコーダ
１３の入力は１６本（下位８ビット＋上位８ビット）と
なる。
１３の入力は１６本（下位８ビット＋上位８ビット）と
なる。
【００１１】また中央処理装置３はＲ／Ｗ信号７を第一
の周辺回路８および第二の周辺回路９に出力することで
第一のアドレス線４および第二のアドレス線５で選択さ
れた第一の周辺回路８または第二の周辺回路９の特定部
分の情報をデータバス６を介し読み出し／書き込み等の
操作を行う。
の周辺回路８および第二の周辺回路９に出力することで
第一のアドレス線４および第二のアドレス線５で選択さ
れた第一の周辺回路８または第二の周辺回路９の特定部
分の情報をデータバス６を介し読み出し／書き込み等の
操作を行う。
【００１２】図４に従来のマイクロコンピュータのアド
レス割り付け図を示す。
レス割り付け図を示す。
【００１３】２５６ワードのＲＡＭと１２８ワードのＩ
／Ｏ領域が割り付けられている。
／Ｏ領域が割り付けられている。
【００１４】ＲＡＭは０００Ｈ番地から０ＦＦＨ番地に
割り付けられ、Ｉ／Ｏ領域は１８０Ｈ番地から１ＦＦＨ
番地に割り付けられている。
割り付けられ、Ｉ／Ｏ領域は１８０Ｈ番地から１ＦＦＨ
番地に割り付けられている。
【００１５】ここでＩ／Ｏ領域のデータをＲＡＭに書き
込む場合を想定する。
込む場合を想定する。
【００１６】１８０Ｈ番地のデータを０００Ｈ番地に書
き込む場合、プログラム命令２は （１）第一のアドレス線４に８０Ｈを設定 （２）第二のアドレス線５に０１Ｈを設定 （３）選択されたＩ／Ｏ領域１１のデータを中央処理装
置３内の一時記憶手段に記憶 （４）第一のアドレス線４に００Ｈを設定 （５）第二のアドレス線５に００Ｈを設定 （６）選択されたＲＡＭ１０に中央処理装置３内の一時
記憶手段に記憶されたデータを書き込み と６ステップを必要とする。
き込む場合、プログラム命令２は （１）第一のアドレス線４に８０Ｈを設定 （２）第二のアドレス線５に０１Ｈを設定 （３）選択されたＩ／Ｏ領域１１のデータを中央処理装
置３内の一時記憶手段に記憶 （４）第一のアドレス線４に００Ｈを設定 （５）第二のアドレス線５に００Ｈを設定 （６）選択されたＲＡＭ１０に中央処理装置３内の一時
記憶手段に記憶されたデータを書き込み と６ステップを必要とする。
【００１７】
【発明が解決しようとする課題】このようにＲＡＭとＩ
／Ｏ領域でデータのやり取りを行う場合、アドレス設定
のため常に”下位アドレス設定”と”上位アドレス設
定”の２ステップが必要となり、高速動作の支障とな
る。
／Ｏ領域でデータのやり取りを行う場合、アドレス設定
のため常に”下位アドレス設定”と”上位アドレス設
定”の２ステップが必要となり、高速動作の支障とな
る。
【００１８】また、必要となるプログラム命令２のステ
ップ数が増加するためプログラム記憶回路１が大型化す
る。
ップ数が増加するためプログラム記憶回路１が大型化す
る。
【００１９】また、１ステップのプログラム命令２でア
ドレス設定できるようにするとプログラム命令２の１ス
テップあたりのビット長が長くなりプログラム記憶回路
１および中央処理装置３の大型化を招くという課題も有
する。
ドレス設定できるようにするとプログラム命令２の１ス
テップあたりのビット長が長くなりプログラム記憶回路
１および中央処理装置３の大型化を招くという課題も有
する。
【００２０】
【課題を解決するための手段】本発明によるマイクロコ
ンピュータは １）プログラム命令を記憶するプログラム記憶回路と、 ２）プログラム命令により制御信号を順次出力する制御
手段と、前記制御信号に応答して情報を記憶する一時記
憶手段と、前記制御信号に応答して情報に対し算術論理
演算の操作を行う算術論理演算手段とを少なくとも有す
る中央処理装置と、 ３）第一のプログラム命令群でデータが定まる第一のア
ドレス線と、 ４）第二のプログラム命令群でデータが定まる第二のア
ドレス線とを少なくとも有し、 ５）前記第一及び第二のアドレス線で選択されるアドレ
ス空間上にデータ記憶回路と制御回路とを割り付けるメ
モリマップトＩ／Ｏ方式のマイクロコンピュータにおい
て、 ６）前記データ記憶回路および制御回路は前記第一及び
第二のアドレス線でアドレス指定される第一の周辺回路
と、 ７）前記第一のアドレス線でのみアドレス指定される第
二の周辺回路で構成されることを特徴とする。
ンピュータは １）プログラム命令を記憶するプログラム記憶回路と、 ２）プログラム命令により制御信号を順次出力する制御
手段と、前記制御信号に応答して情報を記憶する一時記
憶手段と、前記制御信号に応答して情報に対し算術論理
演算の操作を行う算術論理演算手段とを少なくとも有す
る中央処理装置と、 ３）第一のプログラム命令群でデータが定まる第一のア
ドレス線と、 ４）第二のプログラム命令群でデータが定まる第二のア
ドレス線とを少なくとも有し、 ５）前記第一及び第二のアドレス線で選択されるアドレ
ス空間上にデータ記憶回路と制御回路とを割り付けるメ
モリマップトＩ／Ｏ方式のマイクロコンピュータにおい
て、 ６）前記データ記憶回路および制御回路は前記第一及び
第二のアドレス線でアドレス指定される第一の周辺回路
と、 ７）前記第一のアドレス線でのみアドレス指定される第
二の周辺回路で構成されることを特徴とする。
【００２１】また本発明による他のマイクロコンピュー
タは １）プログラム命令を記憶するプログラム記憶回路と、 ２）プログラム命令により制御信号を順次出力する制御
手段と、前記制御信号に応答して情報を記憶する一時記
憶手段と、前記制御信号に応答して情報に対し算術論理
演算の操作を行う算術論理演算手段とを少なくとも有す
る中央処理装置と、 ３）第一のプログラム命令群でデータが定まる第一のア
ドレス線と、 ４）第二のプログラム命令群でデータが定まる第二のア
ドレス線とを少なくとも有し、 ５）前記第一及び第二のアドレス線で選択されるアドレ
ス空間上にデータ記憶回路と制御回路とを割り付けるメ
モリマップトＩ／Ｏ方式のマイクロコンピュータにおい
て、 ６）前記データ記憶回路および制御回路は前記第一及び
第二のアドレス線でアドレス指定される第一の周辺回路
と、 ７）前記第一のアドレス線および第二のアドレス線の一
部でアドレス指定される第二の周辺回路で構成されるこ
とを特徴とする。
タは １）プログラム命令を記憶するプログラム記憶回路と、 ２）プログラム命令により制御信号を順次出力する制御
手段と、前記制御信号に応答して情報を記憶する一時記
憶手段と、前記制御信号に応答して情報に対し算術論理
演算の操作を行う算術論理演算手段とを少なくとも有す
る中央処理装置と、 ３）第一のプログラム命令群でデータが定まる第一のア
ドレス線と、 ４）第二のプログラム命令群でデータが定まる第二のア
ドレス線とを少なくとも有し、 ５）前記第一及び第二のアドレス線で選択されるアドレ
ス空間上にデータ記憶回路と制御回路とを割り付けるメ
モリマップトＩ／Ｏ方式のマイクロコンピュータにおい
て、 ６）前記データ記憶回路および制御回路は前記第一及び
第二のアドレス線でアドレス指定される第一の周辺回路
と、 ７）前記第一のアドレス線および第二のアドレス線の一
部でアドレス指定される第二の周辺回路で構成されるこ
とを特徴とする。
【００２２】また本発明による電子機器は １）本発明によるマイクロコンピュータを用いたことを
特徴とする。
特徴とする。
【００２３】
【実施例】図１に本発明によるマイクロコンピュータの
ブロック図の一実施例を示す。
ブロック図の一実施例を示す。
【００２４】中央処理装置３はプログラム記憶回路１よ
りプログラム命令２が入力されることにより各種信号処
理を実行する。
りプログラム命令２が入力されることにより各種信号処
理を実行する。
【００２５】第一の周辺回路８では第一のアドレス線４
および第二のアドレス線５のアドレス情報を第一のデコ
ーダ１２でデコードし、ＲＡＭ１０の選択を行う。
および第二のアドレス線５のアドレス情報を第一のデコ
ーダ１２でデコードし、ＲＡＭ１０の選択を行う。
【００２６】第二の周辺回路９では第一のアドレス線４
のアドレス情報を第二のデコーダ１３でデコードし、Ｉ
／０領域（制御回路）１１の選択を行う。
のアドレス情報を第二のデコーダ１３でデコードし、Ｉ
／０領域（制御回路）１１の選択を行う。
【００２７】下位アドレス設定命令が中央処理装置３に
入力されると中央処理装置３は第一のアドレス線４のア
ドレスを設定する。
入力されると中央処理装置３は第一のアドレス線４のア
ドレスを設定する。
【００２８】上位アドレス設定命令が中央処理装置３に
入力されると中央処理装置３は第二のアドレス線５のア
ドレスを設定する。
入力されると中央処理装置３は第二のアドレス線５のア
ドレスを設定する。
【００２９】第一のアドレス線４および第二のアドレス
線５は各８ビットとする。
線５は各８ビットとする。
【００３０】第一のアドレス線４と第二のアドレス線５
のアドレスが設定されると、第一の周辺回路８または第
二の周辺回路９の特定部分が選択される。
のアドレスが設定されると、第一の周辺回路８または第
二の周辺回路９の特定部分が選択される。
【００３１】第１のデコーダ１２の入力は１６本（下位
８ビット＋上位８ビット）となる。
８ビット＋上位８ビット）となる。
【００３２】第２のデコーダ１３の入力は８本（下位８
ビット）となる。
ビット）となる。
【００３３】また中央処理装置３はＲ／Ｗ信号７を第一
の周辺回路８および第二の周辺回路９に出力することで
第一のアドレス線４および第二のアドレス線５で選択さ
れた第一の周辺回路８または第二の周辺回路９の特定部
分の情報をデータバス６を介し読み出し／書き込み等の
操作を行う。
の周辺回路８および第二の周辺回路９に出力することで
第一のアドレス線４および第二のアドレス線５で選択さ
れた第一の周辺回路８または第二の周辺回路９の特定部
分の情報をデータバス６を介し読み出し／書き込み等の
操作を行う。
【００３４】図２は本発明によるマイクロコンピュータ
のアドレス割り付け図の一実施例を示す。
のアドレス割り付け図の一実施例を示す。
【００３５】２５６ワードのＲＡＭと１２８ワードのＩ
／Ｏ領域が割り付けられている。
／Ｏ領域が割り付けられている。
【００３６】ＲＡＭは０００Ｈ番地から０７ＦＨ番地と
１００Ｈ番地から１７ＦＨ番地に割り付けられ、Ｉ／Ｏ
領域は８０Ｈ番地からＦＦＨ番地に割り付けられてい
る。
１００Ｈ番地から１７ＦＨ番地に割り付けられ、Ｉ／Ｏ
領域は８０Ｈ番地からＦＦＨ番地に割り付けられてい
る。
【００３７】ここで従来例と同様にＩ／Ｏ領域のデータ
をＲＡＭに書き込む場合を想定する。
をＲＡＭに書き込む場合を想定する。
【００３８】８０Ｈ番地のデータを０００Ｈ番地に書き
込む場合、プログラム命令２は （１）第一のアドレス線４に８０Ｈを設定 （２）選択されたＩ／Ｏ領域１１のデータを中央処理装
置３内の一時記憶手段に記憶 （３）第一のアドレス線４に００Ｈを設定 （４）第二のアドレス線５に００Ｈを設定 （５）選択されたＲＡＭ１０に中央処理装置３内の一時
記憶手段に記憶されたデータを書き込み と従来例と比較し１ステップの削減ができた。
込む場合、プログラム命令２は （１）第一のアドレス線４に８０Ｈを設定 （２）選択されたＩ／Ｏ領域１１のデータを中央処理装
置３内の一時記憶手段に記憶 （３）第一のアドレス線４に００Ｈを設定 （４）第二のアドレス線５に００Ｈを設定 （５）選択されたＲＡＭ１０に中央処理装置３内の一時
記憶手段に記憶されたデータを書き込み と従来例と比較し１ステップの削減ができた。
【００３９】また本例は１番地だけのデータ書き込みの
ため１ステップの削減であったが同様な動作を繰り返し
行う場合、第二のアドレス線５の設定は初回のみで良い
ため一周期当たり２ステップの削減が可能である。
ため１ステップの削減であったが同様な動作を繰り返し
行う場合、第二のアドレス線５の設定は初回のみで良い
ため一周期当たり２ステップの削減が可能である。
【００４０】図２を用い他の実施例を述べる。
【００４１】これは図１に於いて第二の周辺回路９には
第二のアドレス線５が入力されていないが第二のアドレ
ス線５の一部情報を入力／デコードしても同様な効果を
有することを説明する。
第二のアドレス線５が入力されていないが第二のアドレ
ス線５の一部情報を入力／デコードしても同様な効果を
有することを説明する。
【００４２】本例ではＩ／Ｏ領域を０８０Ｈ番地から０
ＦＦＨ番地と１８０Ｈ番地から１ＦＦＨ番地に二重に割
り付けることで第一の実施例と同様な効果を有する。
ＦＦＨ番地と１８０Ｈ番地から１ＦＦＨ番地に二重に割
り付けることで第一の実施例と同様な効果を有する。
【００４３】Ｉ／Ｏ領域で使用する上位アドレス空間は
ＲＡＭ領域で使用する上位アドレス空間を含むよう設定
すれば第二のアドレス線５の一部情報を入力／デコード
しても第一の実施例と同様な効果を有する。
ＲＡＭ領域で使用する上位アドレス空間を含むよう設定
すれば第二のアドレス線５の一部情報を入力／デコード
しても第一の実施例と同様な効果を有する。
【００４４】図５に本発明によるマイクロコンピュータ
を用いた電子機器のブロック図の一実施例を示す。
を用いた電子機器のブロック図の一実施例を示す。
【００４５】本例は電卓に於ける実施例であり、キーボ
ード１４の読み込み、演算、表示データの表示パネル１
６への出力をマイクロコンピュータ１５で行っている。
ード１４の読み込み、演算、表示データの表示パネル１
６への出力をマイクロコンピュータ１５で行っている。
【００４６】本例のようにＲＡＭ（データ記憶回路）と
Ｉ／Ｏ領域（制御回路）とのデータのやり取りが頻繁な
例では演算速度の高速化、プログラム命令ステップの削
減によるプログラム記憶回路１の小型化など本発明の効
果は大きい。
Ｉ／Ｏ領域（制御回路）とのデータのやり取りが頻繁な
例では演算速度の高速化、プログラム命令ステップの削
減によるプログラム記憶回路１の小型化など本発明の効
果は大きい。
【００４７】
【発明の効果】以上述べたように本発明によればアドレ
ス設定が”下位アドレス設定”の１ステップで可能とな
りプログラムの高速動作、プログラム命令２のステップ
数削減、プログラム記憶回路１の小型化が可能となる。
ス設定が”下位アドレス設定”の１ステップで可能とな
りプログラムの高速動作、プログラム命令２のステップ
数削減、プログラム記憶回路１の小型化が可能となる。
【００４８】また入力されるアドレスデータが少なくな
ることで第２のデコーダ１３が簡略化でき、小型化もで
きる効果も有する。
ることで第２のデコーダ１３が簡略化でき、小型化もで
きる効果も有する。
【００４９】また本実施例ではデータ記憶回路にＲＡＭ
を用いたが他の記憶媒体と置き換え／組み合わせをして
も同様な効果を有する。
を用いたが他の記憶媒体と置き換え／組み合わせをして
も同様な効果を有する。
【図１】本発明によるマイクロコンピュータの一実施例
を示すブロック図。
を示すブロック図。
【図２】本発明によるマイクロコンピュータの一実施例
を示すアドレス割り付け図。
を示すアドレス割り付け図。
【図３】従来のマイクロコンピュータを示すブロック
図。
図。
【図４】従来のマイクロコンピュータを示すアドレス割
り付け図。
り付け図。
【図５】本発明によるマイクロコンピュータを用いた電
子機器の一実施例を示すブロック図。
子機器の一実施例を示すブロック図。
１‥‥プログラム記憶回路 ２‥‥プログラム命令 ３‥‥中央処理装置 ４‥‥第一のアドレス線 ５‥‥第二のアドレス線 ６‥‥データバス ７‥‥Ｒ／Ｗ信号 ８‥‥第一の周辺回路 ９‥‥第二の周辺回路 １０‥‥ＲＡＭ １１‥‥Ｉ／０領域 １２‥‥第一のデコーダ １３‥‥第二のデコーダ １４‥‥キーボード １５‥‥マイクロコンピュータ １６‥‥表示パネル
Claims (10)
- 【請求項１】 １）プログラム命令を記憶するプログラム記憶回路と、 ２）プログラム命令により制御信号を順次出力する制御
手段と、前記制御信号に応答して情報を記憶する一時記
憶手段と、前記制御信号に応答して情報に対し算術論理
演算の操作を行う算術論理演算手段とを少なくとも有す
る中央処理装置と、 ３）第一のプログラム命令群でデータが定まる第一のア
ドレス線と、 ４）第二のプログラム命令群でデータが定まる第二のア
ドレス線とを少なくとも有し、 ５）前記第一及び第二のアドレス線で選択されるアドレ
ス空間上にデータ記憶回路と制御回路とを割り付けるメ
モリマップトＩ／Ｏ方式のマイクロコンピュータにおい
て、 ６）前記データ記憶回路および制御回路は前記第一及び
第二のアドレス線でアドレス指定される第一の周辺回路
と、 ７）前記第一のアドレス線でのみアドレス指定される第
二の周辺回路で構成されることを特徴とするマイクロコ
ンピュータ。 - 【請求項２】 １）プログラム命令を記憶するプログラム記憶回路と、 ２）プログラム命令により制御信号を順次出力する制御
手段と、前記制御信号に応答して情報を記憶する一時記
憶手段と、前記制御信号に応答して情報に対し算術論理
演算の操作を行う算術論理演算手段とを少なくとも有す
る中央処理装置と、 ３）第一のプログラム命令群でデータが定まる第一のア
ドレス線と、 ４）第二のプログラム命令群でデータが定まる第二のア
ドレス線とを少なくとも有し、 ５）前記第一及び第二のアドレス線で選択されるアドレ
ス空間上にデータ記憶回路と制御回路とを割り付けるメ
モリマップトＩ／Ｏ方式のマイクロコンピュータにおい
て、 ６）前記データ記憶回路および制御回路は前記第一及び
第二のアドレス線でアドレス指定される第一の周辺回路
と、 ７）前記第一のアドレス線および第二のアドレス線の一
部でアドレス指定される第二の周辺回路で構成されるこ
とを特徴とするマイクロコンピュータ。 - 【請求項３】請求項１，２記載のマイクロコンピュータ
に於いて第一のアドレス線は第二のアドレス線の下位ア
ドレスであることを特徴とするマイクロコンピュータ。 - 【請求項４】請求項１，２および３記載のマイクロコン
ピュータに於いて第一の周辺回路にデータ記憶回路が含
まれることを特徴とするマイクロコンピュータ。 - 【請求項５】請求項１，２および３記載のマイクロコン
ピュータに於いて第二の周辺回路に制御回路が含まれる
ことを特徴とするマイクロコンピュータ。 - 【請求項６】請求項１，２，３，４および５記載のマイ
クロコンピュータに於いてデータ記憶回路にＲＡＭが含
まれることを特徴とするマイクロコンピュータ。 - 【請求項７】請求項１，２，３，４および５記載のマイ
クロコンピュータに於いてデータ記憶回路にＲＯＭが含
まれることを特徴とするマイクロコンピュータ。 - 【請求項８】請求項１，２，３，４および５記載のマイ
クロコンピュータに於いてデータ記憶回路にＥＰ−ＲＯ
Ｍが含まれることを特徴とするマイクロコンピュータ。 - 【請求項９】請求項１，２，３，４および５記載のマイ
クロコンピュータに於いてデータ記憶回路にＥＥＰ−Ｒ
ＯＭが含まれることを特徴とするマイクロコンピュー
タ。 - 【請求項１０】請求項１，２，３，４，５，６，７，８
および９記載のマイクロコンピュータを用いたことを特
徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17636992A JPH0619830A (ja) | 1992-07-03 | 1992-07-03 | マイクロコンピュータおよび電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17636992A JPH0619830A (ja) | 1992-07-03 | 1992-07-03 | マイクロコンピュータおよび電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0619830A true JPH0619830A (ja) | 1994-01-28 |
Family
ID=16012419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17636992A Pending JPH0619830A (ja) | 1992-07-03 | 1992-07-03 | マイクロコンピュータおよび電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619830A (ja) |
-
1992
- 1992-07-03 JP JP17636992A patent/JPH0619830A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6141026B2 (ja) | ||
| US5748555A (en) | Memory address preview control circuit | |
| JPS60110056A (ja) | デ−タ処理システムにおけるメモリのアドレス生成を動的に変更する方法 | |
| JPH0619830A (ja) | マイクロコンピュータおよび電子機器 | |
| JPH0192851A (ja) | アドレス空間切替装置 | |
| US4388707A (en) | Memory selecting system | |
| US6934819B2 (en) | Method for memory addressing in micro controller and device using the same | |
| JPH07334420A (ja) | 拡張メモリ制御回路 | |
| JP2860655B2 (ja) | 並列命令実行型プロセッサ | |
| JP5245617B2 (ja) | レジスタ制御回路およびレジスタ制御方法 | |
| KR100215903B1 (ko) | 메모리의리드/라이트회로 | |
| JP3429880B2 (ja) | メモリ装置およびメモリアクセス方法 | |
| JP3031581B2 (ja) | ランダムアクセスメモリおよび情報処理装置 | |
| JP2590704B2 (ja) | 並列プロセッサｌｓｉ | |
| JPS60134940A (ja) | 情報処理装置のレジスタ選択方式 | |
| JPS59208663A (ja) | リ−ドオンリ−メモリのアドレス数を拡張する方法および装置 | |
| JPH0754544B2 (ja) | イメ−ジメモリのアクセス回路 | |
| JPS61148548A (ja) | メモリアクセス方式 | |
| JPH11328006A (ja) | メモリ装置用アドレス制御回路 | |
| JPS58111171A (ja) | メモリアクセス方式 | |
| JPH0113118B2 (ja) | ||
| JPH01144140A (ja) | メモリボードのアロケーション方式 | |
| JPH04195895A (ja) | Ｉｃメモリ | |
| JPH07219843A (ja) | メモリバンク切換え装置 | |
| JPS6230653B2 (ja) |