JPH0612329A - Ｒａｍ書替え方式 - Google Patents
Ｒａｍ書替え方式Info
- Publication number
- JPH0612329A JPH0612329A JP4167281A JP16728192A JPH0612329A JP H0612329 A JPH0612329 A JP H0612329A JP 4167281 A JP4167281 A JP 4167281A JP 16728192 A JP16728192 A JP 16728192A JP H0612329 A JPH0612329 A JP H0612329A
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- ram
- write
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】本発明の目的は、計算機動作、性能に影響を与
えること無くＲＡＭ上の構成情報を書き替える機能を提
供することにある。 【構成】上記目的を達成するために、本発明において
は、ＲＡＭ読みだしアドレスを保持するアドレスレジス
タと、ＲＡＭ書き込みアドレスを保持するアドレスレジ
スタを、読みだし、書き込み要求に応じてそれぞれのア
ドレスレジスタを選択するセレクタを備えた。 【効果】以上、説明したように、本発明によれば、通常
動作である、構成情報の読みだしを長時間抑止すること
無く、情報更新が可能となり、命令処理速度の低下や、
入出力動作への悪影響を回避できる。
えること無くＲＡＭ上の構成情報を書き替える機能を提
供することにある。 【構成】上記目的を達成するために、本発明において
は、ＲＡＭ読みだしアドレスを保持するアドレスレジス
タと、ＲＡＭ書き込みアドレスを保持するアドレスレジ
スタを、読みだし、書き込み要求に応じてそれぞれのア
ドレスレジスタを選択するセレクタを備えた。 【効果】以上、説明したように、本発明によれば、通常
動作である、構成情報の読みだしを長時間抑止すること
無く、情報更新が可能となり、命令処理速度の低下や、
入出力動作への悪影響を回避できる。
Description
【０００１】
【産業上の利用分野】本発明は、保守性や、信頼性の確
保を目的としたシステム構成装置の接続情報の変更をシ
ステムの性能、動作に影響を与えること無く動的に可能
とするものである。
保を目的としたシステム構成装置の接続情報の変更をシ
ステムの性能、動作に影響を与えること無く動的に可能
とするものである。
【０００２】
【従来の技術】以下に従来のＲＡＭスキャン実施方法の
一例を図を用いて説明する。
一例を図を用いて説明する。
【０００３】図１は主記憶（ＭＳ）アクセス時の絶対ア
ドレスを物理アドレス（ＭＳ装置番号）に変換するため
のＲＡＭの読み出し、書き込み手段を示したものであ
る。
ドレスを物理アドレス（ＭＳ装置番号）に変換するため
のＲＡＭの読み出し、書き込み手段を示したものであ
る。
【０００４】本図のＲＡＭ１はＭＳアクセス時の絶対ア
ドレスからそのアドレスに対応するＭＳ装置番号、すな
わち物理アドレスに変換するためのテーブルが格納され
ている。
ドレスからそのアドレスに対応するＭＳ装置番号、すな
わち物理アドレスに変換するためのテーブルが格納され
ている。
【０００５】読みだし動作（変換動作）は以下のように
行われる。ＭＳのアクセス要求が発生すると対象アドレ
スがアドレスパス６を通じてアドレスレジスタ２にセッ
トされ、該アドレスに対応する物理アドレスがＲＡＭよ
り出力データレジスタ４に出力される。
行われる。ＭＳのアクセス要求が発生すると対象アドレ
スがアドレスパス６を通じてアドレスレジスタ２にセッ
トされ、該アドレスに対応する物理アドレスがＲＡＭよ
り出力データレジスタ４に出力される。
【０００６】書き込み動作は、従来、計算機システムの
立ち上げ時や保守、診断時といったように頻度は少な
く、高速性も要求されなかったためスキャンイン動作に
より行う。アドレスレジスタは先に述べた読みだし動作
に使用するものと共用のため、該アドレスレジスタにス
キャンイン動作を行うときは命令処理装置や入出力処理
装置のアクセス要求を抑止する必要がある。アクセス要
求抑止後アドレスレジスタ２に書き込みアドレスをスキ
ャンイン動作により設定、その後、所望のデータをデー
タレジスタ３にスキャンインし、スキャンイン終了時に
書き込み要求を信号線５により発行する。本動作終了
後、アクセス要求の抑止を解除する。
立ち上げ時や保守、診断時といったように頻度は少な
く、高速性も要求されなかったためスキャンイン動作に
より行う。アドレスレジスタは先に述べた読みだし動作
に使用するものと共用のため、該アドレスレジスタにス
キャンイン動作を行うときは命令処理装置や入出力処理
装置のアクセス要求を抑止する必要がある。アクセス要
求抑止後アドレスレジスタ２に書き込みアドレスをスキ
ャンイン動作により設定、その後、所望のデータをデー
タレジスタ３にスキャンインし、スキャンイン終了時に
書き込み要求を信号線５により発行する。本動作終了
後、アクセス要求の抑止を解除する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ようなＲＡＭの書替え方式の場合、計算機動作中に、構
成情報の更新が必要な場合、アドレスレジスタ、データ
レジスタにスキャンインし、書き込み要求を発行するま
での間、命令処理装置や、入出力装置からのアクセス要
求の抑止が必要であるが、スキャンイン動作はアクセス
要求の処理動作に比べてはるかに遅い、このためこの間
リクエストの滞留が生じシステム処理性能の低下、入出
力動作におけるデータ転送のタイムオーバー等の問題が
発生する可能性がある。
ようなＲＡＭの書替え方式の場合、計算機動作中に、構
成情報の更新が必要な場合、アドレスレジスタ、データ
レジスタにスキャンインし、書き込み要求を発行するま
での間、命令処理装置や、入出力装置からのアクセス要
求の抑止が必要であるが、スキャンイン動作はアクセス
要求の処理動作に比べてはるかに遅い、このためこの間
リクエストの滞留が生じシステム処理性能の低下、入出
力動作におけるデータ転送のタイムオーバー等の問題が
発生する可能性がある。
【０００８】本発明の目的は、計算機動作、性能に影響
を与えること無くＲＡＭ上の構成情報を書き替える機能
を提供することにある。
を与えること無くＲＡＭ上の構成情報を書き替える機能
を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、ＲＡＭ読みだしアドレスを保持
するアドレスレジスタと、ＲＡＭ書き込みアドレスを保
持するアドレスレジスタを、読みだし、書き込み要求に
応じてそれぞれのアドレスレジスタを選択するセレクタ
を備えたことを特徴とする。
に、本発明においては、ＲＡＭ読みだしアドレスを保持
するアドレスレジスタと、ＲＡＭ書き込みアドレスを保
持するアドレスレジスタを、読みだし、書き込み要求に
応じてそれぞれのアドレスレジスタを選択するセレクタ
を備えたことを特徴とする。
【００１０】
【作用】前記手段によれば、ＲＡＭの書き込みが必要な
場合、セレクタは読み出し用アドレスレジスタを選択し
た状態のまま、所望の書き込みアドレスおよびデータを
それぞれ書き込み用アドレスレジスタ、書き込み用デー
タレジスタにスキャンインすることができる。本処理終
了後、アクセス要求の抑止を行ない、書き込み要求発行
時にセレクタで書き込み用アドレスレジスタを選択し、
ＲＡＭに書き込み後アクセス要求抑止を解除する。従っ
て、通常の読み出し要求の抑止は、書き込み要求発行
時、つまりＲＡＭへの実際の書き込みに要する時間だけ
で良く、アクセス要求抑止時間を大幅に短縮できる。。
場合、セレクタは読み出し用アドレスレジスタを選択し
た状態のまま、所望の書き込みアドレスおよびデータを
それぞれ書き込み用アドレスレジスタ、書き込み用デー
タレジスタにスキャンインすることができる。本処理終
了後、アクセス要求の抑止を行ない、書き込み要求発行
時にセレクタで書き込み用アドレスレジスタを選択し、
ＲＡＭに書き込み後アクセス要求抑止を解除する。従っ
て、通常の読み出し要求の抑止は、書き込み要求発行
時、つまりＲＡＭへの実際の書き込みに要する時間だけ
で良く、アクセス要求抑止時間を大幅に短縮できる。。
【００１１】
【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。
的に説明する。
【００１２】図２は、前記従来技術の項で示したＭＳの
絶対アドレスを物理アドレスに変換する装置を本発明に
よる改善実施例として示したものである。図２におい
て、６はＭＳアクセス時の絶対アドレスを物理アドレス
に変換するための変換テーブルを保持するＲＡＭ、７は
読み出し用アドレスレジスタ、８は書き込み用アドレス
レジスタ、９は該レジスタを選択するセレクタ、１０は
書き込み用データレジスタ、１１はＲＡＭ６の出力レジ
スタである。
絶対アドレスを物理アドレスに変換する装置を本発明に
よる改善実施例として示したものである。図２におい
て、６はＭＳアクセス時の絶対アドレスを物理アドレス
に変換するための変換テーブルを保持するＲＡＭ、７は
読み出し用アドレスレジスタ、８は書き込み用アドレス
レジスタ、９は該レジスタを選択するセレクタ、１０は
書き込み用データレジスタ、１１はＲＡＭ６の出力レジ
スタである。
【００１３】通常の処理においては読み出し動作しか行
なわれないためセレクタ９は読み出し用アドレスレジス
タ７を選択しており、アドレスが該レジスタに設定され
るとＲＡＭ１より対応する物理アドレスが読みだされ出
力レジスタ１１にセットされる。このような状態におい
て書き込みが指示されると、まず書き込みアドレスをス
キャンインにより書き込み用アドレスレジスタ８に設定
する。続けて、所望のデータをスキャンインにより書き
込み用データレジスタ１０に設定する。この後、ＲＡＭ
に書き込むため、先に述べた読み出し動作を抑止する、
この後書き込み要求リクエストを信号線１２により発行
すると同時にセレクタ４で書き込みアドレスを選択する
ことによりデータレジスタ１０の内容がＲＡＭの指定さ
れたアドレスに書き込まれる。書き込み要求を解除しセ
レクタ９を再度読みだしアドレス側の選択とし、読みだ
し動作の抑止を解除する。
なわれないためセレクタ９は読み出し用アドレスレジス
タ７を選択しており、アドレスが該レジスタに設定され
るとＲＡＭ１より対応する物理アドレスが読みだされ出
力レジスタ１１にセットされる。このような状態におい
て書き込みが指示されると、まず書き込みアドレスをス
キャンインにより書き込み用アドレスレジスタ８に設定
する。続けて、所望のデータをスキャンインにより書き
込み用データレジスタ１０に設定する。この後、ＲＡＭ
に書き込むため、先に述べた読み出し動作を抑止する、
この後書き込み要求リクエストを信号線１２により発行
すると同時にセレクタ４で書き込みアドレスを選択する
ことによりデータレジスタ１０の内容がＲＡＭの指定さ
れたアドレスに書き込まれる。書き込み要求を解除しセ
レクタ９を再度読みだしアドレス側の選択とし、読みだ
し動作の抑止を解除する。
【００１４】以上説明したように、本実施例によれば、
ＲＡＭ書き込み要求時のリクエスト処理の抑止時間の短
縮が可能となる。
ＲＡＭ書き込み要求時のリクエスト処理の抑止時間の短
縮が可能となる。
【００１５】このような、ＲＡＭ書き込み方式ではＲＡ
Ｍへ書き込むデータのデータレジスタへの設定手段は問
わない。
Ｍへ書き込むデータのデータレジスタへの設定手段は問
わない。
【００１６】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることはいうまでもない。
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることはいうまでもない。
【００１７】
【発明の効果】以上、説明したように、本発明によれ
ば、通常動作である、構成情報の読みだしを長時間抑止
すること無く、情報更新が可能となり、命令処理速度の
低下や、入出力動作への悪影響を回避できる。
ば、通常動作である、構成情報の読みだしを長時間抑止
すること無く、情報更新が可能となり、命令処理速度の
低下や、入出力動作への悪影響を回避できる。
【図１】従来の構成情報を保持するＲＡＭの読みだし、
書き込み方式を示すブロック図である。
書き込み方式を示すブロック図である。
【図２】本発明の実施例を示すＲＡＭの読みだし、書き
込み方式を示すブロック図である。
込み方式を示すブロック図である。
１…ＭＳの絶対アドレスを物理アドレスに変換するため
のテーブルを格納するＲＡＭ、 ２…読みだし、書き込み共用アドレスレジスタ、 ３…スキャン用書き込みデータレジスタ、 ４…読みだしデータ出力用データレジスタ、 ５…ＲＡＭ書き込み要求信号線、 ６…ＭＳの絶対アドレスを物理アドレスに変換するため
のテーブルを格納するＲＡＭ、 ７…読みだし用アドレスレジスタ、 ８…スキャン用書き込みアドレスレジスタ、 ９…セレクタ、 １０…スキャン用書き込みデータレジスタ、 １１…読みだしデータ出力用データレジスタ、 １２…セレクタ９のセレクトとＲＡＭ書き込み要求兼用
信号線。
のテーブルを格納するＲＡＭ、 ２…読みだし、書き込み共用アドレスレジスタ、 ３…スキャン用書き込みデータレジスタ、 ４…読みだしデータ出力用データレジスタ、 ５…ＲＡＭ書き込み要求信号線、 ６…ＭＳの絶対アドレスを物理アドレスに変換するため
のテーブルを格納するＲＡＭ、 ７…読みだし用アドレスレジスタ、 ８…スキャン用書き込みアドレスレジスタ、 ９…セレクタ、 １０…スキャン用書き込みデータレジスタ、 １１…読みだしデータ出力用データレジスタ、 １２…セレクタ９のセレクトとＲＡＭ書き込み要求兼用
信号線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 茂 神奈川県秦野市堀山下１番地日立コンピュ ータエンジニアリング株式会社内 (72)発明者 杉岡 雅行 神奈川県秦野市堀山下１番地日立コンピュ ータエンジニアリング株式会社内
Claims (1)
- 【請求項１】命令処理装置、入出力処理装置、主記憶装
置で構成され、装置の接続情報（以下、構成情報）をＲ
ＡＭ上に有し、該情報を読みだすためのアドレスを保持
するレジスタと、書き込むためのアドレスを保持するレ
ジスタを有し、読みだし、書き込み要求に応じて該アド
レスレジスタを選択するセレクタを有する事を特徴とす
るＲＡＭ書替え方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167281A JPH0612329A (ja) | 1992-06-25 | 1992-06-25 | Ｒａｍ書替え方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167281A JPH0612329A (ja) | 1992-06-25 | 1992-06-25 | Ｒａｍ書替え方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612329A true JPH0612329A (ja) | 1994-01-21 |
Family
ID=15846844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167281A Pending JPH0612329A (ja) | 1992-06-25 | 1992-06-25 | Ｒａｍ書替え方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612329A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD980667S1 (en) | 2019-07-03 | 2023-03-14 | Primus Ab | Cooking pot |
-
1992
- 1992-06-25 JP JP4167281A patent/JPH0612329A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD980667S1 (en) | 2019-07-03 | 2023-03-14 | Primus Ab | Cooking pot |
| USD988780S1 (en) | 2019-07-03 | 2023-06-13 | Primus Ab | Cooking pot |
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