JPH0414340A - データ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は複数の計算機、制御装置間で、間断なくデータ
の情報交換を行なうデータ伝送装置に係り、特にマイク
ロプロセッサの受信データ処理の負担を軽減して伝送路
の高速化への対応を容易に行ない得るようにしたデータ
伝送装置に関する。

（従来の技術） 一般に、プロセス制御用伝送システムにおいては、伝送
路に接続される機器同志は相互に応答性の高いデータ交
換を必要とする。このため、伝送装置を意識せずにアク
セスできる仮想共有メモリ（以下、コモンメモリと称す
る）による情報交換方式が採用されている。そして、こ
の情報交換方式としては、例えば“特開昭６４−８５０
１号′に、その基本的な原理が示されている。

第５図は、この種のプロセス制御システムに適用される
ＬＡＮシステムの構成例を示す図である。

第５図において、各制御機器（以下、ノードと称する）
１０□−１００は、共通伝送路りにより相互接続されて
いる。なお、第５図では、ループ形ネットワーク構成と
なっているが、ネットワークの形態は各ノードをバス状
に接続するバス形ネットワーク、スター状に接続するス
ター形ネットワーク等、特に限定されるものではない。

すなわち、共通伝送路りを複数のノードが時分割使用す
る場合に、各ノードへ伝送路使用権を与える制御方式（
メディアクセス制御方式）が、トークンパッシング方式
相当を有するネットワークシステムでありさえすればよ
い。本発明に関わるプロセス制御システムに適用される
ネットワークシステムは、上述のトークンパッシング方
式をメディアクセス制御に用いるものであり、ネットワ
ークの形態には特に制限されない。

第５図において、各ノード１０１−１０．には、コモン
メモリＣＭが備えられており、ノード間で伝送されるデ
ータは、コモンメモリＣＭ上にシステム共通の一意のメ
モリアドレスとして割り付けられる。各ノードでは、順
番に周期的に自分の出力データＤＴ、−ＤＴ、を他のノ
ードへ同報、または群同報伝送する。そして、あるノー
ドが伝送権を獲得すると、そのノードの出力データを送
信し始める。その他の全てのノードは、このデータフレ
ームを受信すると、コモンメモリＣＭの該当するメモリ
アドレスへ格納する。

第６図は、上述した方式により各ノードで伝送されるデ
ータフレームの形式の一例を示す図であり、また第７図
は、上述した方式によるネットワークシステムを実現す
る従来技術によるハードウェア構成の一例を示す図であ
る。

以下、第６図に示すデータフレームフォーマットと、第
７図に示すハードウェア構成例を中心にして、従来方式
による受信データ処理について詳細に説明する。

第７図において、伝送路１には伝送路接続部２を介して
、送受信制御回路３が引き込み線４により接続されてい
る。ここで、伝送路１としては、電気ケーブル、光ケー
ブルのいずれであっても構わない。また、内部には、送
受信制御回路３に指令を与えるマイクロプロセッサ８、
送信データおよび高速スキャン受信データ（第１優先度
のスキャンデータ、本従来例では優先度を２クラスとし
て、それぞれ高速、低速とする）を格納する第１のメモ
リＭ１、低速スキャン受信データおよび制御情報を格納
する第２のメモリＭ２、デュアルポートメモリからなる
１伝送周期中に受信する全てのデータを格納するバッフ
ァメモリＲＢ、第２のメモリＭ２へのアドレスを与える
第２のメモリアドレスレジスト６、外部インタフェース
７、外部のアドレスＭ、、Ｍ２の実アドレスに変換する
アドレス変換メモリＡゆ、フレームの誤り制御を行なう
ための受信ポインタ制御部９が備えられている。ここで
、第１のメモリＭ１と第２のメモリＭ２とにより、コモ
ンメモリが構成されている。

なお、図中Ｇはゲート、ａはアドレスバス、ｄはデータ
バスをそれぞれ示している。

送受信制御回路３は、伝送路１からトークンフレームを
受信すると送信権を得て、第６図に示す形式に従うデー
タフレームを送信する。また、送受信制御回路３内には
トークンローテーションタイマがあり、トークンフレー
ムが到着したときのトークンローテーションタイマの値
に従って、トークンローテーションタイマの値に余裕が
ない時には高速スキャンデータのみを送信し、トークン
ローテーションタイマの値に余裕がある時には高速スキ
ャンデータと低速スキャンデータとを送信する。この場
合、第６図のＦＣによって、高速スキャンと低速スキャ
ンとが区別される。

また、送受信制御回路３は、伝送路１からデータフレー
ムを受信すると、バッファメモリＲＢおよび第１のメモ
リＭ１へ受信データを書き込む。

そして、受信したデータは、マイクロプロセッサ８によ
り処理される。第１０図は、バッファメモリＲＢ上に受
信データが格納された状態を示す図である。

一方、マイクロプロセッサ８は、各受信フレームのＳＴ
Ｓを調べ、その結果受信誤りがあった場合には、そのフ
レームを無視して次のフレーム処理へ移行する。また、
各受信フレームのＳＴＳが正常である場合には、ＦＣに
より高速スキャンデータか低速スキャンデータかの区別
を行なう。

そして、低速スキャンデータは、フレーム中のＡＤＲＳ
を転送先コモンメモリアドレスをして、ＷＮワード数分
のデータをバッファメモリＲＢから第２のメモリＭ２へ
転送する。なお、高速スキャンデータの受信処理に関し
ては、次に第１のメモリＭ１のバッファ制御について述
べた後に別途説明する。

さて、伝送スピードが高くなると、受信したデータフレ
ームをマイクロ・プロセッサ８が処理する速度よりも、
送受信制御回路３がメモリに書き込む速度の方が大きく
なり、バッファメモリＲＢで受信したデータについて全
てメモリ転送行なうと、受信制御できなくなる可能性が
生じる。そこで、トラフィックの大きな高速スキャンデ
ータは、メモリ転送を行なわない方法を採用するのが望
ましい。このため、第１のメモリＭ、内に、バッファメ
モリＲＢと同一サイズの受信ブロックを３個確保し、１
スキヤン伝送周期、すなわち自ノードが送信を終了して
トークンを放出してから、トークンが一巡して自ノード
に戻り、次にトークンを放出するまでの期間毎にブロッ
クを切り替え、外部インタフェース７から逐次最新の高
速スキャンデータを参照できるように、マイクロプロセ
ッサ８によりアドレス変換メモリＡゆを更新することに
している。そして、この３個のブロックを切り替えるア
ルゴリズムを実現するために、受信ポインタ制御部に、
次に示すような３種類のポインタを用意する。

Ｐに受信データを実際に格納するブロックを指すポイン
タ Ｐ２．過去に受信したブロックの中で、受信したデータ
フレームが全て有効である 最新のブロックを指すポインタ Ｐ３：次のスキャン伝送周期において受信データを格納
するブロックを指すポイン タ これら３種類のポインタは、第８図に示すように制御す
る。第８図中、※印のあるところは、受信したデータフ
レーム中に誤りのあるフレームがあることを示す。従っ
て、※印の次の１スキャン伝送周期中にはＰ２を更新せ
ずに、外部インタフェースから正しいデータが読めるよ
うにしておく。

第１２図は、ポインタ変更の様子を状態遷移で示す図で
ある。また、第９図および第１１図は、外部インタフェ
ース７からみたコモンメモリが実際のコモンメモリアド
レスに変換される過程を示す図である。第１１図におい
て、外部インタフェース７からみた受信バッファ中のデ
ータは、受信バッファ・ブロック１、ブロック２、ブロ
ック３のいずれかの中に存在する。また、第１１図にお
いて、■、■、・・・・・・、■はフレームを示す。第
１１図では、７フレームまでマイクロプロセッサ８によ
る受信処理が完了したところを示すものであり、４フレ
ームは受信誤りがあったので、ポインタＰ２の指すブロ
ック中のデータを指すようにしている。

しかしながら、上述したように、マイクロプロセッサ８
により第１優先度のスキャン受信データを処理すると、
アドレス変換メモリＡ、の更新に時間がかかってマイク
ロプロセッサ８の負担が非常に重くなり、結果として伝
送路の高速化に容易に対応できなくなる。

（発明が解決しようとする課題） 以上のように従来では、アドレス変換メモリの更新処理
をマイクロプロセッサ８により行なっていることから、
マイクロプロセッサの負担が重くなり、伝送路の高速化
に容易に対応できないという問題があった。

本発明の目的は、アト、レス変換メモリの更新処理をマ
イクロプロセッサで行なわないようにし、マイクロプロ
セッサの受信データ処理の負担を軽減して伝送路の高速
化への対応を容易に行なうことが可能な極めて信頼性の
高いデータ伝送装置を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記の目的を達成するために本発明では、トークンの受
渡しを基本として複数の伝送優先順位を設けたスキャン
伝送を行なう送受信制御回路と、送受信制御回路を伝送
路に接続する送受信接続部と、伝送データを格納するコ
モンメモリと、１伝送周期中に受信する全てのデータを
格納するバッファメモリと、伝送データの処理および送
受信制御回路を制御するマイクロプロセッサと、外部イ
ンタフェースと、外部インタフェースからコモンメモリ
中の適切なデータにアクセスできるようにするアドレス
変換メモリとからなり、コモンメモリを、送信データと
第１優先度のスキャン受信データを格納する第１のメモ
リ、および第２優先度以下のスキャン受信データを格納
する第２のメモリとに分割し、バッファメモリ中の第２
優先度以下のスキャン受信データのみを第２のメモリへ
転送し、第１優先度のスキャン受信データは第１のメモ
リで直接受信してアドレス変換メモリを制御することに
より、外部インタフェースからのアクセスを行なうよう
にしたデータ伝送装置において、第１のメモリ中の第１
優先度のスキャンデータ格納領域を２つのブロックに分
割し、データ受信が開始されると受信データフレームの
優先度を監視して、それが第１優先度であれば先頭コモ
ンメモリ・アドレスを、アドレス変換メモリにより対応
する第１のメモリの物理アドレスと０または１のブロッ
ク番号に変換し、かつ当該ブロック番号を反転して書き
込みアドレスとしてスキャンデータのみを第１のメモリ
に格納し、また受信デルタフレームにエラーがあった時
はアドレス変換メモリを更新せず、受信データフレーム
にエラーがなかった時のみ先頭コモンメモリ・アドレス
に対応するブロック番号を反転させることにより第１優
先度のスキャンデータ受信制御を行なう第１のメモリア
ドレス発生・制御回路を備えて構成している。

（作　用） 従って、本発明のデータ伝送装置においては、以上のよ
うな第１のメモリアドレス発生・制御回路を備えたこと
により、このバッファメモリ第１のメモリアドレス発生
・制御回路によって第１優先度のスキャン受信データを
監視し、その監視結果に応じてアドレス変換メモリの更
新が自動的に行なわれる。これにより、ホストコンピュ
ータから外部インタフェースを通して正しい受信データ
をアクセスできることを目的に、第１優先度のスキャン
データ受信制御をマイクロプロセッサ（ソフトウェア）
の負担なしに速やかに行なって送受信処理を効率よく行
なうことが可能となり、伝送路の高速化へ容易に対応す
ることができる。

（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。

第１図は、本発明によるデータ伝送装置の構成例を示す
ブロック図である。なお、第１図において第７図と同一
部分には同一符号を付してその詳しい説明を省略し、こ
こでは異なる部分についてのみ述べる。

すなわち、本実施例のデータ伝送装置は、第７図におけ
る第１のメモリＭ１中の第１優先度のスキャンデータ格
納領域を２つのブロックに分割している。さらに、第７
図における受信ポインタ制御部９を省略し、これに代え
て、データ受信が開始されると受信データフレームの優
先度を監視して、それが第１優先度であれば先頭コモン
メモリ・アドレスを、アドレス変換メモリＡ、により対
応する第１のメモリＭ１の物理アドレスと０または１の
ブロック番号に変換し、かつこのプロ・ツク番号を反転
して書き込みアドレスとしてスキャンデータのみを第１
のメモリＭ１に格納し、また受信データフレームにエラ
ーがあった時はアドレス変換メモリＡ、を更新せず、受
信データフレームにエラーがなかった時のみ先頭コモン
メモリ・アドレスに対応するブロック番号を反転させる
ことにより第１優先度のスキャンデータ受信制御を行な
う第１のメモリアドレス発生・制御回路５を備えて構成
している。

第２図は、第１のメモリアドレス発生・制御回路５の構
成例を示すブロック図である。第２図において、１１は
状態フリップフロップ、１２はデコーダ、１３はアドレ
スラッチ、１４はアドレスマルチプレクサ、１５は第１
メモリアドレスゲート、１６はアドレス変換メモリデー
タバスゲート、１７はアドレス変換メモリアドレスバス
ゲートをそれぞれしめしている。また、ＲＡＣＫ１８は
りトストロープ信号、ＢＲＣＶＦＲＭ１９は受信開始を
表わす入力信号、ＷＡＣＫ２１はライトストローブ信号
、ＥＲＣＶＦＲＭ２２は受信フレーム中に誤りがあった
ことを示す入力信号、ＣＬＫ２３はクロック信号をそれ
ぞれ示している。さらに、２７は送受信制御回路アドレ
スバス、２８は送受信制御回路データバス、２９は第１
のメモリアドレスバス、３０はアドレス変換メモリデー
タバス、３１はアドレス変換メモリアドレスバスをそれ
ぞれ示している。

なお、第３図は高速受信データブロックを示す図であり
、１個の高速スキャンデータフレームに対応する格納領
域が、ブロック０とブロック１の２箇所に設けることを
示している。

すなわち、本実施例の特徴は、第１のメモリアドレス発
生回路５が、誤りのない高速スキャンブタ（第１優先度
のスキャンデータ、本実施例では優先度を２クラスとし
て、高速、低速とする）のフレーム・アドレスを受信す
ると、アドレス変換メモリＡｍを更新するようにした点
にある。

次に、以上のように構成したデータ伝送装置の作用につ
いて説明する。

第１図において、伝送路１を通して受信されたデータは
、送受信制御回路３から第１のメモリＭ１に入るデータ
バスｄに出力される。第１のメモリアドレス発生・制御
回路５は、データバスｄ上のＦＣ８ビットの値を監視し
て、高速スキャンデータフレームを示すＦＣ値であるか
どうか判別する。その結果、ＦＣの値が高速スキャンデ
ータフレームを示すＦＣ値でない時には、受信したデー
タはバッファメモリＲＢのみに書き込み、第１のメモリ
Ｍ１には書き込まれない。

一方、ＦＣの値が高速スキャンデータフレームを示すＦ
Ｃ値である時には、コモンメモリアドレスＡＤＤＲの受
信待ちに入る。そして、コモンメモリアドレスＡＤＤＲ
がデータバスｄ上に現れると、第１のメモリＭ１アドレ
ス発生・制御回路５は、アドレス変換メモリＡｍからａ
ｄｄｒに対応した書き込みアドレスを読み出し、これを
第１のメモリＭ１へのアドレスとする。ただし、ブロッ
ク番号に相当するビットは反転させる。これは、ブロッ
ク番号に相当するビットを反転させないと、それまでに
受信した最新の有効データを破壊してしまうからである
。また、スキャンデータ部がデータバスｄ上に現れる前
に、第１のメモリＭ１へ入力するアドレスの値が定まる
ので、データ受信１サイクル毎にアドレスおよびストロ
ーブ信号を発生させて、第１のメモリＭ１ヘデータを書
き込む。スキャンデータ部を出力終了すると、送受信制
御回路３は受信データにＣＲＣ（ｃｙｃ　１　ｉ　ｃｒ
ｅｄｕｎｄａｎｃｙ　　ｃｈｅｃｋ）エラーが生じたか
どうかを通知するデータを出力する。そして、このデー
タが“Ｏ”の時には、有効データを受信したことを意味
するので、第１のメモリアドレス発生・制御回路５はブ
ロック番号のみを反転させてアドレス変換メモリＡ１を
更新する。また、データが“１″の時には、受信したデ
ータに誤すがあるので、次に同じコモンメモリアドレス
ＡＤＤＲへの受信データが到着した時に再度同じブロッ
クへ格納するように、アドレス変換メモリＡ、は更新さ
れない。第４図は、第１のメモリアドレス発生・制御回
路５の状態遷移を示す図である。

以上のようにして、第１優先順位のスキャン受信データ
を、マイクロプロセッサ８を介さずに、第１のメモリア
ドレス発生・制御回路５によって受信制御することがで
きる。これにより、マイクロプロセッサ８は第１優先順
位のスキャン受信データ処理の負荷が軽くなり、送受信
処理を効率よく行なえることになる。

上述したように、本実施例のデータ伝送装置は、第１の
メモリＭ１中の第１優先度のスキャンデータ格納領域を
２つのブロックに分割し、さらにデータ受信が開始され
ると受信データフレームの優先度を監視して、それが第
１優先度であれば先頭コモンメモリ・アドレスを、アド
レス変換メモリＡ、により対応する第１のメモリＭ、の
物理アドレスと０または１のブロック番号に変換し、か
つこのブロック番号を反転して書き込みアドレスとして
スキャンデータのみを第１のメモリＭ、に格納し、また
受信データフレームにエラーがあった時はアドレス変換
メモリＡ、を更新せず、受信データフレームにエラーが
なかった時のみ先頭コモンメモリ・アドレスに対応する
ブロック番号を反転させることにより第１優先度のスキ
ャンデータ受信制御を行なう第１のメモリアドレス発生
・制御回路５を備えて構成したものである。

従って、第１のメモリアドレス発生・制御回路５によっ
て第１優先度のスキャン受信データを監視し、バッファ
メモリＲＢに書き込まれた受信データを読み取って受信
エラーがあったかどうかに応じて、アドレス変換メモリ
Ａ、の更新を自動的に行なうことができる。これにより
、バッファメモリＲＢに書き込まれた受信データを読み
取り、かつ受信エラーがあったかどうかに応じて、アド
レス変換メモリＡヨの更新を行なうという処理を、マイ
クロプロセッサ８で行なう必要がなくなり、マイクロプ
ロセッサ８の受信データ処理の負担を著しく軽減して、
送受信処理を極めて効率よく行なうことが可能となる。

また、マイクロプロセ・ソサ８の負担を軽減できる分だ
け、マイクロプロセッサ８とホストコンピュータとの情
報交換をより一層頻繁に行なうことができ、送受信処理
をより一層効率よく行なうことが可能となる。これによ
り、伝送路の高速化への対応を容易に行なうことができ
る。

尚、本発明は上記実施例に限定されるものではなく、例
えばコモンメモリアドレスの変換を行なわずに、ブロッ
ク番号の切り替えだけで受信制御するようにしてもよい
。

［発明の効果コ 以上説明したように本発明によれば、第１のメモリアド
レス発生・制御回路を備え、第１優先度のスキャン受信
データを監視してアドレス変換メモリの更新を自動的に
行なうようにしたので、アドレス変換メモリの更新処理
をマイクロプロセッサで行なう必要がなくなり、マイク
ロプロセッサの受信データ処理の負担を著しく軽減して
伝送路の高速化への対応を容易に行なうことが可能な極
めて信頼性の高いデータ伝送装置が提供できる。

【図面の簡単な説明】

第１図は本発明によるデータ伝送装置の一実施例を示す
ブロック図、第２図は同実施例における第１のメモリア
ドレス発生・制御回路の構成例を示すブロック図、第３
図は同実施例における高速受信データブロックを示す図
、第４図は同実施例における第１のメモリアドレス発生
・制御回路の状態遷移を示す図、第５図はスキャン伝送
を説明するための図、第６図はフレームフォーマットの
一例を示す図、第７図は従来のデータ伝送装置の構成例
を示すブロック図、第８図は受信バッファブロックの選
択方法を説明するための図、第９図は外部インタフェー
スと実際のコモンメモリとの対応を示す図、第１０図は
バッファメモリのデータ格納状態の一例を示す図、第１
１図は従来の高速スキャンデータの処理状態を示す図、
第１２図は受信制御ポインタの状態遷移を示す図である
。

Claims (1)

1. 【特許請求の範囲】 トークンの受渡しを基本として複数の伝送優先順位を設
   けたスキャン伝送を行なう送受信制御回路と、前記送受
   信制御回路を伝送路に接続する送受信接続部と、伝送デ
   ータを格納するコモンメモリと、１伝送周期中に受信す
   る全てのデータを格納するバッファメモリと、前記伝送
   データの処理および前記送受信制御回路を制御するマイ
   クロプロセッサと、外部インタフェースと、前記外部イ
   ンタフェースからコモンメモリ中の適切なデータにアク
   セスできるようにするアドレス変換メモリとからなり、 前記コモンメモリを、送信データと第１優先度のスキャ
   ン受信データを格納する第１のメモリ、および第２優先
   度以下のスキャン受信データを格納する第２のメモリと
   に分割し、前記バッファメモリ中の第２優先度以下のス
   キャン受信データのみを前記第２のメモリへ転送し、前
   記第１優先度のスキャン受信データは前記第１のメモリ
   で直接受信してアドレス変換メモリを制御することによ
   り、前記外部インタフェースからのアクセスを行なうよ
   うにしたデータ伝送装置において、 前記第１のメモリ中の第１優先度のスキャンデータ格納
   領域を２つのブロックに分割し、データ受信が開始され
   ると受信データフレームの優先度を監視して、それが第
   １優先度であれば先頭コモンメモリ・アドレスを、前記
   アドレス変換メモリにより対応する第１のメモリの物理
   アドレスと０または１のブロック番号に変換し、かつ当
   該ブロック番号を反転して書き込みアドレスとしてスキ
   ャンデータのみを前記第１のメモリに格納し、また前記
   受信データフレームにエラーがあった時は前記アドレス
   変換メモリを更新せず、受信データフレームにエラーが
   なかった時のみ前記先頭コモンメモリ・アドレスに対応
   するブロック番号を反転させることにより第１優先度の
   スキャンデータ受信制御を行なう第１のメモリアドレス
   発生・制御回路を備えて成ることを特徴とするデータ伝
   送装置。