JP2002149593A - 階層バスシステム - Google Patents

Abstract

(57)【要約】 【課題】 複雑な制御をすることなく、上位バスから下
位バスへアクセスする際の遅延が小さい階層バスシステ
ムを提供する。 【解決手段】 上位バス制御手段２１は、下位バス１２
へ直接アクセスすることなく、ブリッジメモリ３１にデ
ータを書き込む。下位バス制御手段２２は、上位バス制
御手段２１がブリッジメモリ３１にデータを書き込む
と、その書き込まれたデータをブリッジメモリ３１から
読み出し、周辺回路５０に対して書き込むライトアクセ
スを行う。リードアクセスを行う場合、上位バス制御手
段２１は、下位バス１２へ直接アクセスすることなく、
周辺回路５０のリードアクセス対象アドレスのデータ
を、このアドレスに対応付けられたブリッジメモリ３１
のアドレスから読み出して、上位バス１１に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ等に
用いられるバスシステムに関し、特に、バスが階層化さ
れたものに関する。

【０００２】

【従来の技術】従来から、階層バスシステムにおいて各
バス間のアクセスの高速化を実現する方法が考案されて
いる。例えば、特開平９−１２８３４６号公報に開示さ
れているように、ＣＰＵ（central processing unit）
が接続された上位バスの動作をスプリット動作可能と
し、バス間を接続するバスブリッジにブリッジキャッシ
ュを備え、上位バスからの下位バスへのリードアクセス
のアクセス遅延を小さくする方法がある。

【０００３】図５はこのような従来の階層バスシステム
のブロック図である。図５の階層バスシステムは、上位
バス９１と、下位バス９２と、バスブリッジ９３と、キ
ャッシュ９４と、ＣＰＵ９５と、周辺回路９６とを備え
ている。

【０００４】バスブリッジ９３は、上位バス９１と下位
バス９２との間を接続し、キャッシュ９４は、下位バス
９２に接続される周辺回路９６のデータをキャッシュす
る。このため、ＣＰＵ９５が周辺回路９６のデータを読
み出す際に、キャッシュ９４のデータを読み出して、上
位バス９１から下位バス９２へのリードアクセスの遅延
を小さくすることができる。また、バスブリッジ９３に
ライトバッファを備え、上位バス９１から下位バス９２
へのライトアクセスの遅延を小さくすることも行われて
いる。

【０００５】

【発明が解決しようとする課題】ところが、従来の階層
バスシステムには次のような問題がある。

【０００６】（１）上位バスから下位バスへのリードア
クセスを行い、データを読み出す際に、バスブリッジの
キャッシュにデータが存在しない場合には、下位バスに
リードアクセスを行い、読み出したデータをキャッシュ
にリフィルする動作を行うので、アクセスに遅延が発生
する。

【０００７】（２）この場合、キャッシュにデータが用
意されるまで、１つのバスマスタにより上位バスが占有
されてしまう。これを防ぐためには上位バスの動作をス
プリット動作可能とする必要があり、バスシステムの制
御全体が複雑化してしまう。

【０００８】本発明は、前記問題点を鑑み、複雑な制御
をすることなく、上位バスから下位バスへアクセスする
際の遅延が小さい階層バスシステムを提供することを課
題とする。

【０００９】

【課題を解決するための手段】前記課題を解決するた
め、請求項１の発明が講じた手段は、階層バスシステム
として、ＣＰＵと、前記ＣＰＵがアクセスする周辺回路
と、前記ＣＰＵが接続された上位バスと、前記周辺回路
が接続された下位バスと、前記上位バスと前記下位バス
との間を接続するバスブリッジと、前記バスブリッジに
接続されたブリッジメモリとを備え、前記バスブリッジ
は、前記ＣＰＵが前記周辺回路に書き込むべきデータで
ある第１のデータと、前記周辺回路がその外部から入力
されることなく、当該周辺回路自身に書き込んだデータ
である第２のデータとを前記ブリッジメモリに記憶さ
せ、前記ＣＰＵが前記周辺回路から読み出すべき前記第
１及び第２のデータを前記ブリッジメモリから読み出
し、前記上位バスに出力し、前記下位バスを介して前記
第１のデータを前記周辺回路に書き込むものである。

【００１０】請求項１の発明によると、キャッシュミス
によるオーバーヘッドがないので、上位バスから下位バ
スへの遅延が小さいアクセスが可能となる。また、キャ
ッシュ動作を行ったり、上位バスをスプリットバスアク
セス化する必要がなく、階層バスシステムの制御を容易
に行うことができる。

【００１１】また、請求項２の発明では、請求項１に記
載の階層バスシステムにおいて、前記バスブリッジは、
前記第１のデータを前記ブリッジメモリに書き込み、前
記第１及び第２のデータを前記ブリッジメモリから読み
出し、前記上位バスに出力する上位バス制御手段と、前
記上位バス制御手段が前記第１のデータを前記ブリッジ
メモリに書き込んだ場合に、前記第１のデータを前記ブ
リッジメモリから読み出し、前記周辺回路に書き込まれ
るように前記下位バスに出力し、前記周辺回路が前記第
２のデータを前記ブリッジメモリに書き込まれるように
前記下位バスに対して出力した場合に、前記第２のデー
タを前記ブリッジメモリに書き込む下位バス制御手段と
を有し、前記周辺回路は、データ記憶手段と、前記下位
バス制御手段が前記下位バスに出力した前記第１のデー
タを、前記データ記憶手段に書き込むバスライト手段
と、前記第２のデータが前記データ記憶手段に書き込ま
れた場合に、前記第２のデータを前記データ記憶手段か
ら読み出し、前記ブリッジメモリに書き込まれるように
前記下位バスに対して出力するデータプッシュ手段とを
有することを特徴とする。

【００１２】請求項２の発明によると、上位バスの動作
と下位バスの動作とが独立であるため、バスを動作させ
る際に駆動しなければならない負荷が小さく、低消費電
力、低スリュー、高速アクセス可能なバスシステムを実
現することができる。

【００１３】また、請求項３の発明では、請求項１に記
載の階層バスシステムにおいて、中間バスと、前記中間
バスと前記下位バスとの間を接続する中間バスブリッジ
と、前記中間バスブリッジに接続された中間ブリッジメ
モリとを更に備え、前記バスブリッジは、前記中間バス
を介して前記下位バスとの間でデータを転送するもので
あって、前記バスブリッジは、前記第１のデータを前記
ブリッジメモリに書き込み、前記第１及び第２のデータ
を前記ブリッジメモリから読み出し、前記上位バスに出
力する上位バス制御手段と、前記上位バス制御手段が前
記第１のデータを前記ブリッジメモリに書き込んだ場合
に、前記第１のデータを前記ブリッジメモリから読み出
し、前記周辺回路に書き込まれるように前記中間バスに
出力し、前記周辺回路が前記第２のデータを前記ブリッ
ジメモリに書き込まれるように前記下位バスに対して出
力した場合に、前記第２のデータを前記ブリッジメモリ
に書き込む上位中間バス制御手段とを有し、前記中間バ
スブリッジは、前記上位中間バス制御手段が前記中間バ
スに出力した前記第１のデータを、前記中間ブリッジメ
モリに書き込む中間バス制御手段と、前記中間バス制御
手段が前記第１のデータを前記中間ブリッジメモリに書
き込んだ場合に、前記第１のデータを前記中間ブリッジ
メモリから読み出し、前記周辺回路に書き込まれるよう
に前記下位バスに出力し、前記周辺回路が前記第２のデ
ータを前記ブリッジメモリに書き込まれるように前記下
位バスに対して出力した場合に、前記第２のデータを前
記中間ブリッジメモリに書き込む下位バス制御手段と、
前記第２のデータが前記中間ブリッジメモリに書き込ま
れた場合に、前記第２のデータを前記中間ブリッジメモ
リから読み出し、前記ブリッジメモリに書き込まれるよ
うに前記中間バスに対して出力するデータプッシュ手段
とを有し、前記周辺回路は、データ記憶手段と、前記下
位バス制御手段が前記下位バスに出力した前記第１のデ
ータを、前記データ記憶手段に書き込むバスライト手段
と、前記第２のデータが前記データ記憶手段に書き込ま
れた場合に、前記第２のデータを前記データ記憶手段か
ら読み出し、前記ブリッジメモリに書き込まれるように
前記下位バスに対して出力するデータプッシュ手段とを
有することを特徴とする。

【００１４】請求項３の発明によると、３階層以上のバ
スを有する階層バスシステムにおいても、上位バスから
下位バスへの遅延が小さいアクセスが可能となる。

【００１５】また、請求項４の発明では、請求項２又は
３に記載の階層バスシステムにおいて、前記周辺回路
は、割込み信号生成手段を更に有し、前記割込み信号生
成手段は、前記データ記憶手段が記憶するデータに基づ
いて前記ＣＰＵに割込みをすべきであると判断した場合
であって、かつ、前記周辺回路が有するデータプッシュ
手段が出力した前記第２のデータが前記ブリッジメモリ
に書き込まれたことを示す信号を、当該データプッシュ
手段が出力している場合に、前記ＣＰＵに対して割込み
信号を出力することを特徴とする。

【００１６】請求項４の発明によると、割込み処理時に
おいて、ブリッジメモリが記憶するデータは周辺回路が
実際に記憶するデータと同じであるので、ＣＰＵは、ブ
リッジメモリを参照して割込み処理をすることができ
る。

【００１７】また、請求項５の発明では、請求項１に記
載の階層バスシステムにおいて、前記バスブリッジは、
割込み信号生成手段を有し、前記割込み信号生成手段
は、前記ブリッジメモリが記憶するデータに基づいて前
記ＣＰＵに割込みをすべきであると判断した場合に、前
記ＣＰＵに対して割込み信号を出力することを特徴とす
る。

【００１８】請求項５の発明によると、割込み検出を簡
単に行うことができる。また、バスブリッジにおいて、
バスシステム全体を対象に割込み検出を行うことができ
る。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００２０】（第１の実施形態）図１は本発明の第１の
実施形態に係る階層バスシステムのブロック図である。
図１の階層バスシステムは、上位バス１１と、下位バス
１２と、バスブリッジ２０と、ブリッジメモリ３１と、
ＣＰＵ４１と、周辺回路５０とを備えている。バスブリ
ッジ２０は、上位バス制御手段２１と下位バス制御手段
２２とを備えている。周辺回路５０は、データプッシュ
手段５１と、バスライト手段５２と、データ記憶手段５
３と、内部アクセス手段５４とを備えている。

【００２１】ＣＰＵ４１及び上位バス制御手段２１は上
位バス１１に接続されている。また、下位バス制御手段
２２、データプッシュ手段５１及びバスライト手段５２
は下位バス１２に接続されている。

【００２２】上位バス制御手段２１及び下位バス制御手
段２２は、それぞれブリッジメモリ３１との間でデータ
の入出力ができるようになっている。ブリッジメモリ３
１は、周辺回路５０のデータ記憶手段５３が記憶するデ
ータを全て記憶することができる容量を持っている。ブ
リッジメモリ３１は、データ記憶手段５３のアドレスの
それぞれに対応したアドレスを持っている。

【００２３】データプッシュ手段５１はデータ記憶手段
５３からのデータの読み出し、バスライト手段５２はデ
ータ記憶手段５３へのデータの書き込みを行う。内部ア
クセス手段５４は、データ記憶手段５３との間でデータ
の読み出し及び書き込みを行う。周辺回路５０は、例え
ばメモリ装置、入出力装置である。

【００２４】以下、図１の階層バスシステムの動作につ
いて説明する。まず、上位バス１１に接続されたＣＰＵ
４１が下位バス１２に接続された周辺回路５０にデータ
を書き込むライトアクセスについて説明する。

【００２５】ＣＰＵ４１は、周辺回路５０に書き込むべ
きデータ（第１のデータ）を、上位バス１１を介して上
位バス制御手段２１に書き込む。上位バス制御手段２１
は、下位バス１２へ直接アクセスすることなく、ブリッ
ジメモリ３１にデータを書き込む。このとき、データが
書き込まれるブリッジメモリ３１のアドレスは、周辺回
路５０のデータ記憶手段５３のライトアクセス対象アド
レスに対応したアドレスである。

【００２６】下位バス制御手段２２は、上位バス制御手
段２１がブリッジメモリ３１にデータを書き込むと、そ
の書き込まれたデータをブリッジメモリ３１から読み出
し、ブリッジメモリ３１におけるこのデータのアドレス
に対応する周辺回路５０に対し、このデータを書き込む
ライトアクセスを行う。すなわち、下位バス制御手段２
２は、ブリッジメモリ３１に書き込まれたデータが下位
バス１２及びバスライト手段５２を経由してデータ記憶
手段５３に書き込まれるように、このデータを下位バス
１２に出力する。

【００２７】バスライト手段５２は、下位バス制御手段
２２からのライトアクセスを受けると、データ記憶手段
５３のライトアクセス対象アドレスにデータを書き込
む。したがって、ブリッジメモリ３１は、データ記憶手
段５３に新たに書き込まれたデータと同じデータを記憶
することになる。

【００２８】次に、周辺回路５０の内部でデータ記憶手
段５３のデータを更新した場合、すなわち、周辺回路５
０がその外部からデータを入力されることなく、データ
記憶手段５３にデータを書き込んだ場合について説明す
る。

【００２９】内部アクセス手段５４は、周辺回路５０の
外部から入力されることなく、周辺回路５０の内部で処
理をして得たデータ（第２のデータ）をデータ記憶手段
５３へ書き込むと、内部ライトアクセス信号ＷＡをデー
タプッシュ手段５１に出力する。

【００３０】データプッシュ手段５１は、内部アクセス
手段５４がデータ記憶手段５３にデータを書き込んだこ
とを、内部ライトアクセス信号ＷＡによって確認する
と、そのデータのアドレスに対応するブリッジメモリ３
１のアドレスのデータを更新するためのプッシュアクセ
スを、ブリッジメモリ３１に対して行う。すなわち、デ
ータプッシュ手段５１は、データ記憶手段５３に書き込
まれたデータが下位バス１２及び下位バス制御手段２２
を経由してブリッジメモリ３１に書き込まれるように、
このデータを下位バス１２に出力する。

【００３１】下位バス制御手段２２は、データプッシュ
手段５１からのプッシュアクセスを受けると、ブリッジ
メモリ３１のプッシュアクセス対象アドレスのデータを
更新する。したがって、ブリッジメモリ３１は、データ
記憶手段５３に新たに書き込まれたデータを記憶するこ
とになる。

【００３２】次に、上位バス１１に接続されたＣＰＵ４
１が下位バス１２に接続された周辺回路５０のデータを
読み出すリードアクセスについて説明する。

【００３３】ＣＰＵ４１は、周辺回路５０のデータを読
み出すリードアクセスを周辺回路５０に対して行う。既
に説明したように、ブリッジメモリ３１は、周辺回路５
０が記憶する最新のデータを記憶するようになってい
る。このため、上位バス制御手段２１は、ＣＰＵ４１か
らの周辺回路５０へのリードアクセスを受けると、下位
バス１２へ直接アクセスすることなく、周辺回路５０の
リードアクセス対象アドレスのデータを、このアドレス
に対応付けられたブリッジメモリ３１のアドレスから読
み出して、上位バス１１に出力する。ＣＰＵ４１は、こ
のデータを上位バス１１から受け取り、リードアクセス
が終了する。

【００３４】以上のように、ブリッジメモリ３１は、周
辺回路５０のデータ記憶手段５３のデータを保持するよ
うになっている。したがって、上位バス１１に接続され
たＣＰＵ４１から、下位バス１２に接続された周辺回路
５０にアクセスしたい場合には、その代わりにブリッジ
メモリ３１に対してアクセスすればよく、アクセス先の
データを遅延なく直ちに参照することができる。上位バ
ス１１からブリッジメモリ３１にはオーバヘッドなくア
クセス可能であるので、バスブリッジにキャッシュやラ
イトバッファを組み込んだ場合よりも高速なバスアクセ
スを実現することができる。また、上位バス１１をスプ
リットバスアクセス可能にする必要がないので、バスの
回路規模が小さくて済む。

【００３５】なお、下位バス１２に周辺回路が複数接続
されている場合には、ブリッジメモリ３１は、各周辺回
路のデータ記憶手段が記憶するデータを全て記憶するこ
とができる容量を持つようにし、かつ、各データ記憶手
段のアドレスのそれぞれに対応したアドレスを持つよう
にすればよい。

【００３６】図２はＣＰＵ４１への割込み制御を行うよ
うに構成された階層バスシステムのブロック図である。
図２の階層バスシステムは、図１の階層バスシステムの
周辺回路５０に代えて周辺回路１５０を備えている。周
辺回路１５０は、図１の周辺回路５０において、データ
プッシュ手段５１をデータプッシュ手段１５１で置き換
え、更に割込み信号生成手段５５を備えたものである。

【００３７】データプッシュ手段１５１は、ブリッジメ
モリ３１へのプッシュアクセス中には、プッシュアクセ
ス完了信号ＰＥを停止している。このプッシュアクセス
が終了したことを下位バス制御手段２２から下位バス１
２を経由して通知されると、データプッシュ手段１５１
は、プッシュアクセス完了信号ＰＥを割込み信号生成手
段５５に出力する。この他、データプッシュ手段１５１
は、データプッシュ手段５１と同様の動作を行う。

【００３８】割込み信号生成手段５５は、プッシュアク
セス完了信号ＰＥが入力されている場合であって、デー
タ記憶手段５３から入力されるデータに基づいて割込み
をすべきであると判断した場合には、割込み信号ＩＮＴ
１をＣＰＵ４１に対して出力する。ＣＰＵ４１は、割込
み信号ＩＮＴ１を受け取ると割込み処理ルーチンを実行
し割込み処理を行う。

【００３９】ＣＰＵ４１に割込み信号ＩＮＴ１が出力さ
れるときには、プッシュアクセスが完了しているので、
図１を参照して説明したように、ブリッジメモリ３１が
記憶する周辺回路５０に関するデータは最新のデータに
更新されている。このため、割込み処理時においてＣＰ
Ｕ４１が参照するブリッジメモリ３１のデータは、デー
タ記憶手段５３のデータと矛盾しない。したがって、Ｃ
ＰＵ４１は、割込み処理時にブリッジメモリ３１のデー
タを参照することができ、処理を高速化することができ
る。

【００４０】図３はＣＰＵ４１への割込み制御を行うよ
うに構成された階層バスシステムの他の構成例を示すブ
ロック図である。図３の階層バスシステムは、図１の階
層バスシステムのバスブリッジ２０に代えてバスブリッ
ジ１２０を備えている。バスブリッジ１２０は、図１の
バスブリッジ２０に、更に割込み信号生成手段２３を備
えたものである。

【００４１】割込み信号生成手段２３は、ブリッジメモ
リ３１から入力されるデータに割込み信号発生条件が成
立し、割込みをすべきであると判断した場合に、割込み
信号ＩＮＴ２をＣＰＵ４１に出力する。ＣＰＵ４１は、
割込み信号ＩＮＴ２を受け取ると、割込み処理ルーチン
を実行し、割込み処理を行う。

【００４２】このように、割込み信号生成手段２３を有
するバスブリッジ１２０を用いた場合においても、図１
を参照して説明したように、ブリッジメモリ３１の周辺
回路５０に関するデータは、ＣＰＵ４１に割込み信号Ｉ
ＮＴ２が出力されるときには最新のデータに更新されて
いる。このため、割込み処理時においてＣＰＵ４１が参
照するブリッジメモリ３１のデータは、データ記憶手段
５３のデータと矛盾しない。したがって、ＣＰＵ４１
は、割込み処理時にブリッジメモリ３１のデータを参照
することができ、処理を高速化することができる。

【００４３】（第２の実施形態）第１の実施形態では、
バスの階層が２階層の場合について説明したが、本実施
形態では、３階層の場合について説明する。

【００４４】図４は本発明の第２の実施形態に係る階層
バスシステムのブロック図である。図４の階層バスシス
テムは、上位バス１１と、下位バス１２と、中間バス１
３と、バスブリッジ２２０と、ブリッジメモリ２３１
と、中間バスブリッジ３２０と、中間ブリッジメモリ３
３１と、ＣＰＵ４１，４２と、周辺回路２５０，３５０
とを備えている。

【００４５】上位バス１１と中間バス１３との間を接続
するバスブリッジ２２０は、上位バス制御手段２２１と
上位中間バス制御手段２２２とを備えている。中間バス
１３と下位バス１２との間を接続する中間バスブリッジ
３２０は、中間バス制御手段３２１と、下位バス制御手
段３２２と、データプッシュ手段３２３とを備えてい
る。周辺回路２５０は、データプッシュ手段２５１と、
バスライト手段２５２と、データ記憶手段２５３と、内
部アクセス手段２５４とを備えている。周辺回路３５０
は、図１の周辺回路５０と同様であるので、その詳細な
説明は省略する。

【００４６】ＣＰＵ４１，４２は、それぞれ上位バス１
１及び中間バス１３に接続されており、接続されたバス
を経由してライトアクセス及びリードアクセスを行う。
上位バス制御手段２２１は上位バス１１に接続されてい
る。上位中間バス制御手段２２２、中間バス制御手段３
２１、データプッシュ手段３２３及び周辺回路３５０は
中間バス１３に接続されている。下位バス制御手段３２
２及び周辺回路２５０は下位バス１２に接続されてい
る。

【００４７】上位バス制御手段２２１及び上位中間バス
制御手段２２２は、それぞれブリッジメモリ２３１との
間でデータの入出力ができるようになっている。また、
中間バス制御手段３２１及び下位バス制御手段３２２
は、それぞれ中間ブリッジメモリ３３１との間でデータ
の入出力ができるようになっている。データプッシュ手
段３２３は中間ブリッジメモリ３３１からデータの読み
出しを行う。

【００４８】ブリッジメモリ２３１は、これよりも下位
のバス、すなわち、中間バス１３及び下位バス１２にそ
れぞれ接続された周辺回路２５０及び３５０が持つデー
タを全て記憶することができる容量を持っている。ブリ
ッジメモリ２３１は、周辺回路２５０及び３５０のデー
タ記憶手段のアドレスのそれぞれに対応したアドレスを
持っている。

【００４９】同様に、中間ブリッジメモリ３３１は、こ
れよりも下位のバス、すなわち、下位バス１２に接続さ
れた周辺回路２５０が持つデータを全て記憶することが
できる容量を持っている。中間ブリッジメモリ３３１
は、周辺回路２５０のデータ記憶手段のアドレスのそれ
ぞれに対応したアドレスを持っている。

【００５０】以下、図４の階層バスシステムの動作につ
いて説明する。まず、上位バス１１に接続されたＣＰＵ
４１が下位バス１２に接続された周辺回路２５０にデー
タを書き込むライトアクセスについて説明する。

【００５１】ＣＰＵ４１は、周辺回路２５０に書き込む
べきデータ（第１のデータ）を、上位バス１１を介して
上位バス制御手段２２１に書き込む。上位バス制御手段
２２１は、下位バス１２へ直接アクセスすることなく、
ブリッジメモリ２３１にデータを書き込む。このとき、
データが書き込まれるアドレスは、周辺回路２５０のデ
ータ記憶手段２５３のライトアクセス対象アドレスに対
応したアドレスである。

【００５２】上位中間バス制御手段２２２は、上位バス
制御手段２２１がブリッジメモリ２３１にデータを書き
込むと、その書き込まれたデータをブリッジメモリ２３
１から読み出し、ブリッジメモリ２３１におけるこのデ
ータのアドレスに対応する周辺回路２５０に対し、この
データを書き込むライトアクセスを行う。すなわち、上
位中間バス制御手段２２２は、ブリッジメモリ２３１に
書き込まれたデータが中間バス１３及び下位バス１２を
経由してデータ記憶手段２５３に書き込まれるように、
このデータを中間バス１３に出力する。

【００５３】中間バス制御手段３２１は、上位中間バス
制御手段２２２からのライトアクセスを受けると、中間
ブリッジメモリ３３１にライトアクセス対象データを書
き込む。このとき、データが書き込まれるアドレスは、
周辺回路２５０のデータ記憶手段２５３のライトアクセ
ス対象アドレスに対応したアドレスである。

【００５４】下位バス制御手段３２２は、中間バス制御
手段３２１が中間ブリッジメモリ３３１にデータを書き
込むと、その書き込まれたデータを中間ブリッジメモリ
３３１から読み出し、中間ブリッジメモリ３３１におけ
るこのデータのアドレスに対応する周辺回路２５０に対
し、このデータを書き込むライトアクセスを行う。すな
わち、下位バス制御手段３２２は、中間ブリッジメモリ
３３１に書き込まれたデータが下位バス１２及びバスラ
イト手段２５２を経由してデータ記憶手段２５３に書き
込まれるように、このデータを下位バス１２に出力す
る。

【００５５】バスライト手段２５２は、下位バス制御手
段３２２からのライトアクセスを受けると、データ記憶
手段２５３のライトアクセス対象アドレスにデータを書
き込む。したがって、ブリッジメモリ２３１は、周辺回
路２５０のデータ記憶手段２５３に新たに書き込まれた
データと同じデータを記憶することになる。

【００５６】次に、周辺回路２５０の内部でデータ記憶
手段２５３のデータを更新した場合、すなわち、周辺回
路２５０がその外部からデータを入力されることなくデ
ータ記憶手段２５３にデータを書き込んだ場合について
説明する。

【００５７】内部アクセス手段２５４は、周辺回路２５
０の外部から入力されることなく、周辺回路２５０の内
部で処理をして得たデータ（第２のデータ）をデータ記
憶手段２５３へ書き込むと、内部ライトアクセス信号Ｗ
Ａをデータプッシュ手段２５１に出力する。

【００５８】データプッシュ手段２５１は、内部アクセ
ス手段２５４がデータ記憶手段２５３にデータを書き込
んだことを、内部ライトアクセス信号ＷＡによって確認
すると、そのデータのアドレスに対応するブリッジメモ
リ２３１のアドレスのデータを更新するためのプッシュ
アクセスを、ブリッジメモリ２３１に対して行う。すな
わち、データプッシュ手段２５１は、データ記憶手段２
５３に書き込まれたデータが下位バス１２及び中間バス
１３を経由してブリッジメモリ２３１に書き込まれるよ
うに、このデータを下位バス１２に出力する。

【００５９】下位バス制御手段３２２は、データプッシ
ュ手段２５１からのプッシュアクセスを受けると、中間
ブリッジメモリ３３１にこのデータを書き込む。このと
き、データが書き込まれるアドレスは、内部アクセス手
段２５４によってデータが書き込まれたデータ記憶手段
２５３のアドレスに対応したアドレスである。

【００６０】データプッシュ手段３２３は、下位バス制
御手段３２２が中間ブリッジメモリ３３１にデータを書
き込むと、その書き込まれたデータを中間ブリッジメモ
リ３３１から読み出し、そのデータのアドレスに対応す
るブリッジメモリ２３１のアドレスのデータを更新する
ためのプッシュアクセスを、ブリッジメモリ２３１に対
して行う。すなわち、データプッシュ手段３２３は、中
間ブリッジメモリ３３１に書き込まれたデータが中間バ
ス１３を経由してブリッジメモリ２３１に書き込まれる
ように、このデータを中間バス１３に出力する。

【００６１】上位中間バス制御手段２２２は、データプ
ッシュ手段３２３からのプッシュアクセスを受けると、
ブリッジメモリ２３１のプッシュアクセス対象アドレス
のデータを更新する。したがって、ブリッジメモリ２３
１は、データ記憶手段２５３に新たに書き込まれたデー
タを記憶することになる。

【００６２】次に、上位バス１１に接続されたＣＰＵ４
１が下位バス１２に接続された周辺回路２５０のデータ
を読み出すリードアクセスについて説明する。

【００６３】ＣＰＵ４１は、周辺回路２５０のデータを
読み出すリードアクセスを周辺回路２５０に対して行
う。既に説明したように、ブリッジメモリ２３１は、周
辺回路２５０が記憶する最新のデータを記憶するように
なっている。このため、上位バス制御手段２２１は、Ｃ
ＰＵ４１からのリードアクセスを受けると、下位バス１
２へ直接アクセスすることなく、周辺回路２５０のリー
ドアクセス対象アドレスのデータを、このアドレスに対
応付けられたブリッジメモリ２３１のアドレスから読み
出して、上位バス１１に出力する。ＣＰＵ４１は、この
データを上位バス１１から受け取り、リードアクセスが
終了する。

【００６４】ＣＰＵ４１が、中間バス１３に接続された
周辺回路３５０との間でデータの書き込み及び読み出し
を行うライトアクセス及びリードアクセスは、第１の実
施形態で周辺回路５０について説明したものと同様なの
で、ここではその説明を省略する。

【００６５】このように、３階層のバスを有する階層バ
スシステムにおいて、中間バス１３と下位バス１２との
間に中間バスブリッジ３２０を備え、中間バスブリッジ
３２０にデータプッシュ手段３２３を備えることによ
り、ブリッジメモリ２３１のデータが更新され、ブリッ
ジメモリ２３１は周辺回路２５０のデータ記憶手段２５
３のデータを保持することができる。

【００６６】したがって、上位バス１１に接続されたＣ
ＰＵ４１から、下位バス１２に接続された周辺回路２５
０にアクセスしたい場合には、その代わりにブリッジメ
モリ２３１に対してアクセスすればよく、アクセス先の
データを遅延なく直ちに参照することができる。上位バ
ス１１からブリッジメモリ２３１にはオーバヘッドなく
アクセス可能であるので、高速なバスアクセスを実現す
ることができる。

【００６７】ＣＰＵ４２の動作は、第１の実施形態にお
けるＣＰＵ４１の動作と同様である。バスブリッジ２２
０が上位バス１１に対するＣＰＵ４２のアクセスを禁止
するため、上位バス１１へのアクセスは発生しない。例
えば、上位バス１１の割り当てアドレスをアクセス禁止
アドレスに設定することにより、このようなアクセスを
禁止することができる。

【００６８】なお、中間バスブリッジ３２０と下位バス
１２との間に更に中間バス、中間バスブリッジ及び中間
ブリッジメモリを備えることにより、４階層以上の階層
バスシステムを構成することも容易に実現可能である。

【００６９】また、第２の実施形態においても、図２及
び図３の階層バスシステムと同様に割込み信号生成手段
を備え、割込み制御を行うようにしてもよい。

【００７０】また、以上の各実施形態において、各バス
には複数のＣＰＵ及び複数の周辺回路を接続してもよ
い。バスに複数の周辺回路を接続した場合には、そのバ
スと上位のバスとの間のバスブリッジに接続されたバス
メモリは、それよりも下位のバスに接続された周辺回路
全てのデータを記憶することができるようにし、各周辺
回路のデータのアドレスのそれぞれがバスメモリの異な
るアドレスに対応するようにすればよい。

【００７１】

【発明の効果】以上のように、本発明によると、バスブ
リッジにキャッシュを設ける必要がなく、上位バスの動
作をスプリット動作させる必要がなくなるので階層バス
システムの制御が容易になる。また、各バスの動作は独
立しているため、低消費電力、信号立ち上がりが速い低
スリュー、高速アクセス可能という特徴を持ったバスシ
ステムを実現することが可能となる。

【００７２】更に、バスの階層が３階層よりも多い大規
模な階層バスシステムにおいても、上位のバスから下位
のバスへ遅延のないアクセスが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る階層バスシステ
ムのブロック図である。

【図２】ＣＰＵへの割込み制御を行うように構成された
階層バスシステムのブロック図である。

【図３】ＣＰＵへの割込み制御を行うように構成された
階層バスシステムの他の構成例を示すブロック図であ
る。

【図４】本発明の第２の実施形態に係る階層バスシステ
ムのブロック図である。

【図５】従来の階層バスシステムのブロック図である。

【符号の説明】

１１ 上位バス １２ 下位バス １３ 中間バス ２０，１２０，２２０ バスブリッジ ２１，２２１ 上位バス制御手段 ２２，３２２ 下位バス制御手段 ２３，５５ 割込み信号生成手段 ３１，２３１ ブリッジメモリ ４１，４２ ＣＰＵ ５０，１５０，２５０，３５０ 周辺回路 ５１，１５１，２５１，３２３ データプッシュ手段 ５２，２５２ バスライト手段 ５３，２５３ データ記憶手段 ５４，２５４ 内部アクセス手段 ２２２ 上位中間バス制御手段 ３２０ 中間バスブリッジ ３２１ 中間バス制御手段 ３３１ 中間ブリッジメモリ ＩＮＴ１，ＩＮＴ２ 割込み信号 ＷＡ 内部ライトアクセス信号 ＰＥ プッシュアクセス完了信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵ（central processing unit）
   と、 前記ＣＰＵがアクセスする周辺回路と、 前記ＣＰＵが接続された上位バスと、 前記周辺回路が接続された下位バスと、 前記上位バスと前記下位バスとの間を接続するバスブリ
   ッジと、 前記バスブリッジに接続されたブリッジメモリとを備
   え、 前記バスブリッジは、 前記ＣＰＵが前記周辺回路に書き込むべきデータである
   第１のデータと、前記周辺回路がその外部から入力され
   ることなく、当該周辺回路自身に書き込んだデータであ
   る第２のデータとを前記ブリッジメモリに記憶させ、前
   記ＣＰＵが前記周辺回路から読み出すべき前記第１及び
   第２のデータを前記ブリッジメモリから読み出し、前記
   上位バスに出力し、前記下位バスを介して前記第１のデ
   ータを前記周辺回路に書き込む階層バスシステム。
2. 【請求項２】 請求項１に記載の階層バスシステムにお
   いて、 前記バスブリッジは、 前記第１のデータを前記ブリッジメモリに書き込み、前
   記第１及び第２のデータを前記ブリッジメモリから読み
   出し、前記上位バスに出力する上位バス制御手段と、 前記上位バス制御手段が前記第１のデータを前記ブリッ
   ジメモリに書き込んだ場合に、前記第１のデータを前記
   ブリッジメモリから読み出し、前記周辺回路に書き込ま
   れるように前記下位バスに出力し、前記周辺回路が前記
   第２のデータを前記ブリッジメモリに書き込まれるよう
   に前記下位バスに対して出力した場合に、前記第２のデ
   ータを前記ブリッジメモリに書き込む下位バス制御手段
   とを有し、 前記周辺回路は、 データ記憶手段と、 前記下位バス制御手段が前記下位バスに出力した前記第
   １のデータを、前記データ記憶手段に書き込むバスライ
   ト手段と、 前記第２のデータが前記データ記憶手段に書き込まれた
   場合に、前記第２のデータを前記データ記憶手段から読
   み出し、前記ブリッジメモリに書き込まれるように前記
   下位バスに対して出力するデータプッシュ手段とを有す
   ることを特徴とする階層バスシステム。
3. 【請求項３】 請求項１に記載の階層バスシステムにお
   いて、 中間バスと、 前記中間バスと前記下位バスとの間を接続する中間バス
   ブリッジと、 前記中間バスブリッジに接続された中間ブリッジメモリ
   とを更に備え、 前記バスブリッジは、 前記中間バスを介して前記下位バスとの間でデータを転
   送するものであって、 前記バスブリッジは、 前記第１のデータを前記ブリッジメモリに書き込み、前
   記第１及び第２のデータを前記ブリッジメモリから読み
   出し、前記上位バスに出力する上位バス制御手段と、 前記上位バス制御手段が前記第１のデータを前記ブリッ
   ジメモリに書き込んだ場合に、前記第１のデータを前記
   ブリッジメモリから読み出し、前記周辺回路に書き込ま
   れるように前記中間バスに出力し、前記周辺回路が前記
   第２のデータを前記ブリッジメモリに書き込まれるよう
   に前記下位バスに対して出力した場合に、前記第２のデ
   ータを前記ブリッジメモリに書き込む上位中間バス制御
   手段とを有し、 前記中間バスブリッジは、 前記上位中間バス制御手段が前記中間バスに出力した前
   記第１のデータを、前記中間ブリッジメモリに書き込む
   中間バス制御手段と、 前記中間バス制御手段が前記第１のデータを前記中間ブ
   リッジメモリに書き込んだ場合に、前記第１のデータを
   前記中間ブリッジメモリから読み出し、前記周辺回路に
   書き込まれるように前記下位バスに出力し、 前記周辺回路が前記第２のデータを前記ブリッジメモリ
   に書き込まれるように前記下位バスに対して出力した場
   合に、前記第２のデータを前記中間ブリッジメモリに書
   き込む下位バス制御手段と、 前記第２のデータが前記中間ブリッジメモリに書き込ま
   れた場合に、前記第２のデータを前記中間ブリッジメモ
   リから読み出し、前記ブリッジメモリに書き込まれるよ
   うに前記中間バスに対して出力するデータプッシュ手段
   とを有し、 前記周辺回路は、 データ記憶手段と、 前記下位バス制御手段が前記下位バスに出力した前記第
   １のデータを、前記データ記憶手段に書き込むバスライ
   ト手段と、 前記第２のデータが前記データ記憶手段に書き込まれた
   場合に、前記第２のデータを前記データ記憶手段から読
   み出し、前記ブリッジメモリに書き込まれるように前記
   下位バスに対して出力するデータプッシュ手段とを有す
   ることを特徴とする階層バスシステム。
4. 【請求項４】 請求項２又は３に記載の階層バスシステ
   ムにおいて、 前記周辺回路は、割込み信号生成手段を更に有し、 前記割込み信号生成手段は、 前記データ記憶手段が記憶するデータに基づいて前記Ｃ
   ＰＵに割込みをすべきであると判断した場合であって、
   かつ、前記周辺回路が有するデータプッシュ手段が出力
   した前記第２のデータが前記ブリッジメモリに書き込ま
   れたことを示す信号を、当該データプッシュ手段が出力
   している場合に、前記ＣＰＵに対して割込み信号を出力
   することを特徴とする階層バスシステム。
5. 【請求項５】 請求項１に記載の階層バスシステムにお
   いて、 前記バスブリッジは、割込み信号生成手段を有し、 前記割込み信号生成手段は、 前記ブリッジメモリが記憶するデータに基づいて前記Ｃ
   ＰＵに割込みをすべきであると判断した場合に、前記Ｃ
   ＰＵに対して割込み信号を出力することを特徴とする階
   層バスシステム。