JPH04364524A - 演算制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データと命令が外部か
ら供給される演算装置に用いられる演算制御装置に関す
る。

【０００２】

【従来の技術】従来の演算装置においては、演算される
データは演算命令よりも先に与えられるので、演算装置
は、演算命令を受け取った時点で既にデータは予め決め
られたレジスタに格納されているものとして動作する。 このため、演算装置を制御する外部制御装置（ＣＰＵ）
は、レジスタに格納されているデータと命令の同期をと
る必要があり、そのための制御手順を把握しておかなけ
ればならない。また、データが多量の場合には、それを
格納するレジスタの容量を大きくするか、或はデータを
少量ずつに分けて演算を実行することが必要である。

【０００３】これに対し、近年、人間の持つあいまいさ
を取り扱う手法としてファジィ理論が注目され、これに
基づいて演算処理を行うファジィコンピュータが研究さ
れている。このようなファジィ演算装置は、通常のディ
ジタル演算の場合より桁違いに多い、ファジィ集合で表
現される大量のデータを高速で処理することが要求され
る。また、ファジィ集合演算は、一般にグレードと呼ば
れるデータに対して演算を施すことが多い。ファジィ集
合は、多数のグレードを持つ場合が多いので、必然的に
多数のデータに同一の演算を施すことになる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来は
上記のように、外部制御装置が演算装置に演算を実行さ
せる際、予め定めたレジスタにデータがセットされてい
るかどうかの判断を含む手順を把握しておくため、制御
が煩雑になる。特に、ファジィ集合演算のように多量の
データを演算処理することが求められる場合、制御手順
は更に煩雑になり、処理時間も増大するという問題点が
あった。

【０００５】従って、本発明の目的は、データと命令が
外部から供給される演算装置の制御回路に、データが供
給されたかどうかを判別し、その判別結果によって命令
に応じた演算処理を実行し又は停止する機能を加えるこ
とにより、外部の制御装置による制御手順を簡素化し、
ファジィ集合のような多数のデータに対しても従来より
高速で演算を実行できるようにすることである。

【０００６】

【課題を解決するための手段】本発明は、データと命令
が外部から供給される演算装置に用いられる演算制御装
置において、外部から与えられた入力データに対し所定
の演算を実行して出力データを生成する演算回路の動作
を、外部から与えられた命令に従って制御する制御回路
と、入力データを保持するデータ格納部及び該データ格
納部にデータが入っているかどうかを示すフラグを有す
る入力レジスタと、出力データを保持するデータ格納部
及び該データ格納部にデータが書き込めるかどうかを示
すフラグを有する出力レジスタと、制御回路が入力レジ
スタから入力データを取り出す時又は出力レジスタに出
力データを書き込む時、入力レジスタのフラグ又は出力
レジスタのフラグの示す状態に応じて、入力レジスタか
らのデータ取り出し又は出力レジスタへのデータ書き込
みを実行し或は停止する機能を制御回路に付加する付加
回路とを備えたことを特徴とする。

【０００７】前記付加回路は、入力レジスタのフラグが
データ取り出し可能であることを示している時に制御回
路から出されたデータ取り出し要求を入力レジスタに送
るＡＮＤ回路と、入力レジスタのフラグがデータ取り出
し可能でないことを示している時にデータ取り出し禁止
信号を制御回路に送るＡＮＤ回路と、出力レジスタのフ
ラグがデータ書き込み可能であることを示している時に
制御回路から出されたデータ書き込み要求を出力レジス
タに送るＡＮＤ回路と、出力レジスタのフラグがデータ
書き込み可能でないことを示している時にデータ書き込
み禁止信号を制御回路に送るＡＮＤ回路とで構成するこ
とができる。

【０００８】

【作用】演算回路は、制御回路からの演算命令に従って
、入力データに対し所定の演算を実行して出力データを
生成する。

【０００９】入力レジスタは、外部からの書き込み指令
に応じて入力データを格納し、そのフラグがデータ格納
部にデータが入っているかどうかを示す。

【００１０】制御回路は、入力レジスタから演算回路へ
の入力データを取り出す時に入力レジスタのフラグを調
べ、フラグが立っていれば、入力レジスタからデータを
取り出し、フラグが立っていなければ、フラグが立つま
で入力レジスタからのデータ取り出しを停止する。

【００１１】また、出力レジスタは、外部からの読み出
し指令に応じて出力されるデータを格納し、そのフラグ
がデータ格納部にデータを書き込めるかどうかを示す。

【００１２】制御回路は、出力レジスタに演算装置から
の出力データを書き込む時に出力レジスタのフラグを調
べ、フラグが立っていれば、出力レジスタにデータを書
き込み、フラグが立っていなければ、フラグが立つまで
出力レジスタへのデータ書き込みを停止する。

【００１３】このように、制御回路は、入力レジスタ又
は出力レジスタにデータが供給されたかどうかを判別し
、その判別結果により演算装置での演算処理を実行し又
は停止する機能を有する。この機能は、上記のような付
加回路によって実現される。このため、外部の制御装置
でデータと命令との同期をとる必要がなく、制御手順が
簡素化されると共に、演算処理の速度も向上する。

【００１４】

【実施例】図１は、本発明の実施例の構成を示す。

【００１５】この演算制御装置は、演算回路１による演
算処理を制御するものであり、演算回路１に対する演算
命令を生成する制御回路２と、入力データを保持する入
力レジスタ３と、出力データを保持する出力レジスタ４
とを含んでいる。

【００１６】演算回路１は、制御回路２からの演算命令
に従って、入力データに対し所定の演算を実行して出力
データを生成する。

【００１７】入力レジスタ３は、外部の制御装置（図示
省略）からの書き込み指令信号（ｗｒｉｔｅ　）に応じ
て入力データを格納するデータ格納部と、このデータ格
納部にデータが入っているかどうかを示すフラグとを有
する。

【００１８】制御回路２は、入力レジスタ３から演算回
路１への入力データを取り出す時に入力レジスタ３のフ
ラグを調べ、フラグが立っていれば、入力レジスタ３か
らデータを取り出し、フラグが立っていなければ、フラ
グが立つまで入力レジスタ３からのデータ取り出しを停
止する。

【００１９】そのための構成として、２つのＡＮＤ回路
５及び６が設けられている。これらのＡＮＤ回路にはそ
れぞれ、制御回路２から出されるデータ取り出し要求信
号（ｒｅａｄ　ｒｅｑｕｅｓｔ）と、入力レジスタ３の
フラグが立っている時に出力される取り出し可能信号（
ｒｅａｄｙ　）とが入力される。

【００２０】一方のＡＮＤ回路５は、上記２つの入力信
号を受けた時に出力する。すなわち、入力レジスタ３が
データ取り出し可能なとき（上記フラグが立っている時
）、入力レジスタ３に対して制御回路２からのデータ取
り出し要求が送られる。

【００２１】他方のＡＮＤ回路６は、上記の入力レジス
タ３から出される取り出し可能信号（ｒｅａｄｙ　）を
反転して入力する。従って、制御回路２からデータ取り
出し要求が出されても、入力レジスタ３がデータ取り出
し可能でないとき（上記フラグが立っていない時）、Ａ
ＮＤ回路６が出力する。その出力は、データ取り出し禁
止信号（ｒｅａｄ　ｉｎｈｉｂｉｔ）として、ＯＲ回路
７を介して制御回路２に入力される。

【００２２】同様に、出力レジスタ４は、外部の制御装
置からの読み出し指令信号（ｒｅａｄ）に応じて出力さ
れるデータを格納するデータ格納部と、このデータ格納
部にデータが書き込めるかどうかを示すフラグとを有す
る。

【００２３】制御回路２は、出力レジスタ４に演算装置
１からの出力データを書き込む時に出力レジスタ４のフ
ラグを調べ、フラグが立っていれば、出力レジスタ４に
データを書き込み、フラグが立っていなければ、フラグ
が立つまで出力レジスタ４へのデータ書き込みを停止す
る。

【００２４】そのための構成として、２つのＡＮＤ回路
８及び９が設けられている。これらのＡＮＤ回路にはそ
れぞれ、制御回路２から出されるデータ書き込み要求信
号（ｗｒｉｔｅ　ｒｅｑｕｅｓｔ　）と、出力レジスタ
４のフラグが立っている時に出力される書き込み可能信
号（ｒｅａｄｙ　）とが入力される。

【００２５】一方のＡＮＤ回路８は、上記２つの入力信
号を受けた時に出力する。すなわち、出力レジスタ４が
データ書き込み可能なとき（上記フラグが立っている時
）、出力レジスタ４に対して制御回路２からのデータ書
き込み要求が送られる。

【００２６】他方のＡＮＤ回路９は、上記の出力レジス
タ４から出される書き込み可能信号（ｒｅａｄｙ　）を
反転して入力する。従って、制御回路２からデータ書き
込み要求が出されても、出力レジスタ４がデータ書き込
み可能でないとき（上記フラグが立っていない時）、Ａ
ＮＤ回路６が出力する。その出力は、データ書き込み禁
止信号（ｗｒｉｔｅ　ｉｎｈｉｂｉｔ　）として、ＯＲ
回路７を介して制御回路２に入力される。

【００２７】従って、制御回路２は、入力レジスタ３か
ら演算回路１への入力データを取り出す時、或は出力レ
ジスタ４に演算装置１からの出力データを書き込む時、
入力レジスタ３又は出力レジスタ４のフラグを調べ、そ
のフラグが立っていなければ、フラグが立つまでデータ
の取り出し又は書き込みを停止する機能を有する。この
機能は、上記のように、４つのＡＮＤ回路５、６、８、
９を含む回路を制御回路２に付加することにより実現さ
れる。

【００２８】次に図２は、図１の演算制御装置をファジ
ィ集合演算に用いた場合の構成を示す。

【００２９】ファジィ集合演算では、多量のデータに対
して同一の演算を実行するので、高速処理のためにデー
タを高速で転送することが要請される。そこで、この実
施例では、ファジィ集合演算装置１１に対するデータバ
スを命令バスを区別し、データの転送にはダイレクトメ
モリアクセス（ＤＭＡ）方式を採用して、処理の高速化
を図っている。

【００３０】図２において、ファジィ集合演算装置１１
は図１のように構成されている。これに対する演算命令
は、外部制御装置であるＣＰＵ１２から、ファジィ集合
演算装置１１に対する命令バス１３を介して供給される
。この命令バス１３には、プログラムメモリ１４も接続
されている。

【００３１】一方、入出力データは、ＤＭＡコントロー
ラ１５による制御下で、ファジィ集合演算装置１１とフ
ァジィ集合データメモリ１６との間でデータバス１７を
介してやり取りされる。すなわち、ＤＭＡコントローラ
１５は、ＣＰＵ１２からの命令に従って、ファジィ集合
データメモリ１６からのデータ読み出し又はこれに対す
るデータ書き込みの対象となるアドレスを指定すると共
に、ファジィ集合演算装置１１の入力レジスタ３への書
き込み指令（ｗｒｉｔｅ　）又は出力レジスタ４への読
み出し指令（ｒｅａｄ）を与える制御信号を出力する。

【００３２】この場合、ＣＰＵ１２は、ＤＭＡコントロ
ーラ１５に対する命令と、ファジィ集合演算装置１１に
対する命令とを生成する。

【００３３】従来の演算装置の構成によると、外部制御
装置（ＣＰＵ）は、ＤＭＡコントローラの動作を確認し
てから演算装置への命令を生成しなければならないが、
本発明によれば、図１のように構成されたファジィ集合
演算装置１１においてデータと命令との同期がとられる
ので、ＣＰＵ１２ではいずれの命令を先に生成しても構
わない。

【００３４】以上、実施例について説明したが、本発明
はこれに限られない。例えば、制御回路に機能を付加す
る回路の構成は、図１の例に限らず、同様の機能を実現
できるものであれば、任意の回路の組み合わせを用いる
ことができる。

【００３５】

【発明の効果】上記のように、本発明によれば、データ
と命令との同期をとる動作は演算制御装置で行われるの
で、外部の制御装置で同期を取る必要がない。故に、デ
ータと命令は、別々の制御回路を用いて演算装置に送る
ことも可能である。この機能を用いると、例えば２つの
異なるバスを用いてデータと命令をそれぞれ転送するこ
とも容易に実現できる。

【００３６】従って、外部の制御装置による制御手順を
簡素化し、ファジィ集合のような多量のデータに対して
も、演算の高速化と制御回路の簡略化を図ることができ
る。

【図面の簡単な説明】

【図１】本発明の実施例の構成図。

【図２】図１の演算制御装置をファジィ集合演算に用い
た場合の構成を示す図。

【符号の説明】

１…演算回路、２…制御回路、３…入力レジスタ、４…
出力レジスタ、５，６，８，９…ＡＮＤ回路、７…ＯＲ
回路、１１…ファジィ集合演算装置、１２…ＣＰＵ、１
３…命令バス、１４…プログラムメモリ、１５…ダイレ
クトメモリアクセスコントローラ、１６…ファジィ集合
データメモリ、１７…データバス。

Claims (2)

【特許請求の範囲】
1. 【請求項１】データと命令が外部から供給される演算装
   置に用いられる演算制御装置において、外部から与えら
   れた入力データに対し所定の演算を実行して出力データ
   を生成する演算回路の動作を、外部から与えられた命令
   に従って制御する制御回路と、前記入力データを保持す
   るデータ格納部及び該データ格納部にデータが入ってい
   るかどうかを示すフラグを有する入力レジスタと、前記
   出力データを保持するデータ格納部及び該データ格納部
   にデータが書き込めるかどうかを示すフラグを有する出
   力レジスタと、前記制御回路が前記入力レジスタから前
   記入力データを取り出す時又は前記出力レジスタに前記
   出力データを書き込む時、前記入力レジスタのフラグ又
   は前記出力レジスタのフラグの示す状態に応じて、前記
   入力レジスタからのデータ取り出し又は前記出力レジス
   タへのデータ書き込みを実行し或は停止する機能を、前
   記制御回路に付加する付加回路とを備えたことを特徴と
   する演算制御装置。
2. 【請求項２】前記付加回路は、前記入力レジスタのフラ
   グがデータ取り出し可能であることを示している時に前
   記制御回路から出されたデータ取り出し要求を前記入力
   レジスタに送るＡＮＤ回路と、前記入力レジスタのフラ
   グがデータ取り出し可能でないことを示している時にデ
   ータ取り出し禁止信号を前記制御回路に送るＡＮＤ回路
   と、前記出力レジスタのフラグがデータ書き込み可能で
   あることを示している時に前記制御回路から出されたデ
   ータ書き込み要求を前記出力レジスタに送るＡＮＤ回路
   と、前記出力レジスタのフラグがデータ書き込み可能で
   ないことを示している時にデータ書き込み禁止信号を前
   記制御回路に送るＡＮＤ回路とを含んで構成されること
   を特徴とする請求項１記載の演算制御装置。