JPH02311949A - マルチプロセッサ装置 - Google Patents
マルチプロセッサ装置Info
- Publication number
- JPH02311949A JPH02311949A JP1134302A JP13430289A JPH02311949A JP H02311949 A JPH02311949 A JP H02311949A JP 1134302 A JP1134302 A JP 1134302A JP 13430289 A JP13430289 A JP 13430289A JP H02311949 A JPH02311949 A JP H02311949A
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- JP
- Japan
- Prior art keywords
- system bus
- bus
- memory
- data
- processor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 57
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100153591 Cricetulus griseus TOP1 gene Proteins 0.000 description 1
- 102100030551 Protein MEMO1 Human genes 0.000 description 1
- 101710176845 Protein MEMO1 Proteins 0.000 description 1
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、複数のプロセッサ装置を共通のシステムバス
で結合して構成した、マルチプロセッサ装置に関するも
のである。
で結合して構成した、マルチプロセッサ装置に関するも
のである。
従来、複数のプロセッサ装置を共通のシステムバスを通
じて結合すると共に、そのシステムバスには、共有の主
メモリを接続したマルチプロセッサ装置が知られている
。 このようなマルチプロセッサ装置においては、各プロセ
ッサ装置は、共有の主メモリにアクセスして、リード（
Ｒｅａｄ）およびライト（Ｉｌｒｌ ｔｏ ）を行って
いる。 第２図に、そのような従来のマルチプロセッサ装置を示
す、第２図において、！−１，１２゜１−Ｎはプロセッ
サ装置、２−１．２−２．２−ＮはＣＰＵ （中央演算
処理装置）、３は主メモリ、４はシステムバス、Ａは読
み出し経路の例、Ｂは書き込み経路の例である０図が煩
雑となるのを避けるため、各プロセッサ装買内には、Ｃ
ＰＵのみを示した。 システムバス４は、アドレスバス、データバス。 コントロールバス、電源バス等から成っている。 ′プ
ロセッサ装置１−１が主メモリ３からデータを読み出す
時は、点線Ａで示した経路でデータを読み出す。 また、プロセッサ装置１−１での演算処理の結果、主メ
モリ３の成る番地のデータを書き換える（ライトする）
必要が出て来た時には、一点鎖線Ｂで示した経路でデー
タを送って書き換える。 他のプロセッサ装置が動作する場合も同様である。 なお、マルチプロセッサ装置に関する文献としては、例
えば、ｒ高速並列処理ワークステーション（ＴＯＰ−１
）Ｊ （情報処理学会第３７回（昭和６３年後期）全
国大会論文集Ｐ１７２）がある。
じて結合すると共に、そのシステムバスには、共有の主
メモリを接続したマルチプロセッサ装置が知られている
。 このようなマルチプロセッサ装置においては、各プロセ
ッサ装置は、共有の主メモリにアクセスして、リード（
Ｒｅａｄ）およびライト（Ｉｌｒｌ ｔｏ ）を行って
いる。 第２図に、そのような従来のマルチプロセッサ装置を示
す、第２図において、！−１，１２゜１−Ｎはプロセッ
サ装置、２−１．２−２．２−ＮはＣＰＵ （中央演算
処理装置）、３は主メモリ、４はシステムバス、Ａは読
み出し経路の例、Ｂは書き込み経路の例である０図が煩
雑となるのを避けるため、各プロセッサ装買内には、Ｃ
ＰＵのみを示した。 システムバス４は、アドレスバス、データバス。 コントロールバス、電源バス等から成っている。 ′プ
ロセッサ装置１−１が主メモリ３からデータを読み出す
時は、点線Ａで示した経路でデータを読み出す。 また、プロセッサ装置１−１での演算処理の結果、主メ
モリ３の成る番地のデータを書き換える（ライトする）
必要が出て来た時には、一点鎖線Ｂで示した経路でデー
タを送って書き換える。 他のプロセッサ装置が動作する場合も同様である。 なお、マルチプロセッサ装置に関する文献としては、例
えば、ｒ高速並列処理ワークステーション（ＴＯＰ−１
）Ｊ （情報処理学会第３７回（昭和６３年後期）全
国大会論文集Ｐ１７２）がある。
（問題点）
しかしながら、前記した従来のマルチプロセッサ装置で
は、どのプロセッサ装置がリード動作１ライト動作をす
るにも、必ずシステムバスを専用しなければならないの
で、システムバスの使用頻度が大となる。 そのため、各プロセッサ装置は、システムバスの空き待
ちのために多大の時間を費やさなければならず、処理能
力を向上させることが出来ないという問題点があった。 （問題点の説明） 第２図において、例えば、プロセンサ装置１−１がリー
ド動作をする時は、プロセッサ装置１−１だけがシステ
ムバス４を使うことが出来る状態にされ、主メモリ３の
データを点線Ａの経路で読み出す。 その間、他のプロセッサ装置１−２〜１−Ｎは、システ
ムバス４を使今ことが出来ないから、システムバス４を
使わなければならないような動作（例、主メモリ３にア
クセスしてリードまたはライトすること）は出来ない、
即ち、システムバス４が空（まで待っていなければなら
ない。 システムバス４に接続されているプロセッサ装置の数が
少ない構成のものは、待ち時間はまだ短いが、数が多い
構成のものは長くなる。また、各プロセッサ装置が高速
のもので、しょっちゅうシステムバスを専用するような
ものである場合も、やはり待ち時間が長くなる。 待ち時間が長いと、結局、マルチプロセッサ装置全体の
処理能力が、低下するということになる。 本発明は、以上のような問題点を解決することを課題と
するものである。
は、どのプロセッサ装置がリード動作１ライト動作をす
るにも、必ずシステムバスを専用しなければならないの
で、システムバスの使用頻度が大となる。 そのため、各プロセッサ装置は、システムバスの空き待
ちのために多大の時間を費やさなければならず、処理能
力を向上させることが出来ないという問題点があった。 （問題点の説明） 第２図において、例えば、プロセンサ装置１−１がリー
ド動作をする時は、プロセッサ装置１−１だけがシステ
ムバス４を使うことが出来る状態にされ、主メモリ３の
データを点線Ａの経路で読み出す。 その間、他のプロセッサ装置１−２〜１−Ｎは、システ
ムバス４を使今ことが出来ないから、システムバス４を
使わなければならないような動作（例、主メモリ３にア
クセスしてリードまたはライトすること）は出来ない、
即ち、システムバス４が空（まで待っていなければなら
ない。 システムバス４に接続されているプロセッサ装置の数が
少ない構成のものは、待ち時間はまだ短いが、数が多い
構成のものは長くなる。また、各プロセッサ装置が高速
のもので、しょっちゅうシステムバスを専用するような
ものである場合も、やはり待ち時間が長くなる。 待ち時間が長いと、結局、マルチプロセッサ装置全体の
処理能力が、低下するということになる。 本発明は、以上のような問題点を解決することを課題と
するものである。
前記のような構成にすると、各プロセッサ装置がリード
動作をするには、自己が内蔵しているメモリにアクセス
すれば、所要のデータを得ることが出来る。この場合に
は、システムバスを専用する必要はない。 各プロセッサ装置が、自己が内蔵しているメモリに対し
てライト動作をする場合も、システムバスを専用するこ
となく行うことが出来る。 しかし、メモリ内のデータを更新するライト動作の場合
には、他のプロセッサ装置に内蔵されているメモリ内の
同じデータも、更新してやる必要がある。そのためのラ
イト動作をする場合には、システムバスを専用して行う
。 以上のように、システムバスが専用されるのは、データ
更新時に、他のプロセッサ装置のメモリに対してライト
動作をする場合だけとなり、システムバスが専用される
頻度を小（パストラフィックを小）とすることが出来る
。その結果、システムバスの空き待ち時間が減少し、マ
ルチプロセッサ装置の処理能力が向上する。
動作をするには、自己が内蔵しているメモリにアクセス
すれば、所要のデータを得ることが出来る。この場合に
は、システムバスを専用する必要はない。 各プロセッサ装置が、自己が内蔵しているメモリに対し
てライト動作をする場合も、システムバスを専用するこ
となく行うことが出来る。 しかし、メモリ内のデータを更新するライト動作の場合
には、他のプロセッサ装置に内蔵されているメモリ内の
同じデータも、更新してやる必要がある。そのためのラ
イト動作をする場合には、システムバスを専用して行う
。 以上のように、システムバスが専用されるのは、データ
更新時に、他のプロセッサ装置のメモリに対してライト
動作をする場合だけとなり、システムバスが専用される
頻度を小（パストラフィックを小）とすることが出来る
。その結果、システムバスの空き待ち時間が減少し、マ
ルチプロセッサ装置の処理能力が向上する。
以下、本発明の実施例を図面に基づいて詳細に説明する
。 第１図に、本発明の実施例にかかわるマルチプロセッサ
装置を示す。符号は、第２図のものに対応している。そ
して、３−１．３−２．３−Ｎは主メモリ、５は補助メ
モリである。 本発明では、各プロセッサ装置に、従来の主メモリ３に
相当するメモリを内蔵するようにした。 それらのメモリは、主メモリ１１．３−２．３−Ｎ等で
ある。 このようなプロセッサ装置が行うリート動作。 ライト動作を、プロセッサ装置１．−１の場合を例にと
って説明する。 ＣＰＵ２−１がリード動作をする時には、主メモリ３−
１にアクセスして、点線Ａの経路でデータを読み出す。 この経路は、プロセッサ装置ｌ−１内の経路であるから
、システムバス４を専用する必要はない。 ＣＰＵ２−１がライト動作をする時とは、主メモリの成
る番地のデータを書き換えるという時である。自己の主
メモリ３−１に対しては、一点鎖線Ｂ、の経路でライト
動作を行う、これは、プロセッサ装置ｌ−１内の経路で
あるから、やはりシステムバス４を専用する必要はない
。 しかし、プロセッサ装！１−２内の主メモリ３−２やプ
ロセッサ装置！−Ｎ内の主メモリ３−Ｎに同じデータが
あれば、それも更新してやる必要がある。その更新（ラ
イト動作）は、一点鎖線Ｂ、の経路で行われる。この時
にはシステムバス４を専用する。 以上のように動作が行われるから、システムバス４を成
るプロセッサ装置が専用するという機会は、他のプロセ
ッサ装置内にある主メモリの内容を更新する場合だけと
なる。 一般に、プロセッサ装置においては、リード動作の回数
は、ライト動作の回数の数倍と言われている。従って、
回数の多いリード動作をシステムバス４を使わずに行え
るようにした本発明では、システムバス４が専用される
時間は大幅に減少する。 そのため、プロセッサ装置がシステムバス４の空き待ち
のために費やす時間は少なくなり、マルチプロセッサ装
置全体の処理能力が向上する。 なお、第１図中に点線のブロックで示したように、シス
テムバス４に補助メモリ５を追加接続する構成にしても
よい、この場合には、補助メモリ５に使用頻度が小のデ
ータを格納し、各プロセッサ装置内の主メモリ（３−１
等）には、使用頻度が大のデータを格納する。 このようにすると、システムバス４が専用される頻度を
それほど大にすることなく （即ち、システムバス４の
空き待ち時間を大にすることなく）、各プロセッサ装置
内に設ける主メモリの容量を小さくすることが出来る。 第３図に、本発明で使用するプロセッサ装置の構成例を
示す、符号は、第１図のものに対応している。そして、
６はＲＯＭ （リード・オンリー・メモリ）、７はクロ
ック発生器、８はＭＭＵ（メモリ・マネジメント・ユニ
ット）、９はキャッシュメモリ、ＩＯはメモリ制御回路
、１１はバスインタフェース回路である。 主メモリ３およびそれに伴い必要となったメモリ制御回
路ｌＯが、′新たに内蔵されたものであり、その他のも
のは、従来のプロセッサ装置にも内蔵されていたもので
ある。 ＲＯＭ６には、ＣＰＵ２を動作させる制御プログラム等
が格納されている。クロック発生器７は、動作の同期を
取るためのクロックを発生させる。 キャッシュメモリ９は、主メモリ３から使用頻度の高い
データをコピーして格納しているメモリである。ＣＰＵ
２は、仮想アドレスでキャッシュメモリ９にアクセスす
ることが出来る。メモリを管理するＭＭＵ８は、例えば
、ＣＰＵ２から出される仮想アドレスを実アドレスに変
換し、その実アドレスで主メモリ３にアクセスする。 メモリ制御回路ｌＯは、主メモリ３へのアクセスを制御
する。即ち、■ＣＰＵ２が主メモリ３のデータをリード
したりライトしたりする時のアクセスを制御したり、■
或いは他のプロセッサ装置での処理の結果、そこの主メ
モリのデータが更新されたのに伴い、システムバス４→
バスインタフ工−ス回路１１を経て主メモリ３の該当デ
ータを更新しようとする場合のアクセスを制御する。
。 第１図に、本発明の実施例にかかわるマルチプロセッサ
装置を示す。符号は、第２図のものに対応している。そ
して、３−１．３−２．３−Ｎは主メモリ、５は補助メ
モリである。 本発明では、各プロセッサ装置に、従来の主メモリ３に
相当するメモリを内蔵するようにした。 それらのメモリは、主メモリ１１．３−２．３−Ｎ等で
ある。 このようなプロセッサ装置が行うリート動作。 ライト動作を、プロセッサ装置１．−１の場合を例にと
って説明する。 ＣＰＵ２−１がリード動作をする時には、主メモリ３−
１にアクセスして、点線Ａの経路でデータを読み出す。 この経路は、プロセッサ装置ｌ−１内の経路であるから
、システムバス４を専用する必要はない。 ＣＰＵ２−１がライト動作をする時とは、主メモリの成
る番地のデータを書き換えるという時である。自己の主
メモリ３−１に対しては、一点鎖線Ｂ、の経路でライト
動作を行う、これは、プロセッサ装置ｌ−１内の経路で
あるから、やはりシステムバス４を専用する必要はない
。 しかし、プロセッサ装！１−２内の主メモリ３−２やプ
ロセッサ装置！−Ｎ内の主メモリ３−Ｎに同じデータが
あれば、それも更新してやる必要がある。その更新（ラ
イト動作）は、一点鎖線Ｂ、の経路で行われる。この時
にはシステムバス４を専用する。 以上のように動作が行われるから、システムバス４を成
るプロセッサ装置が専用するという機会は、他のプロセ
ッサ装置内にある主メモリの内容を更新する場合だけと
なる。 一般に、プロセッサ装置においては、リード動作の回数
は、ライト動作の回数の数倍と言われている。従って、
回数の多いリード動作をシステムバス４を使わずに行え
るようにした本発明では、システムバス４が専用される
時間は大幅に減少する。 そのため、プロセッサ装置がシステムバス４の空き待ち
のために費やす時間は少なくなり、マルチプロセッサ装
置全体の処理能力が向上する。 なお、第１図中に点線のブロックで示したように、シス
テムバス４に補助メモリ５を追加接続する構成にしても
よい、この場合には、補助メモリ５に使用頻度が小のデ
ータを格納し、各プロセッサ装置内の主メモリ（３−１
等）には、使用頻度が大のデータを格納する。 このようにすると、システムバス４が専用される頻度を
それほど大にすることなく （即ち、システムバス４の
空き待ち時間を大にすることなく）、各プロセッサ装置
内に設ける主メモリの容量を小さくすることが出来る。 第３図に、本発明で使用するプロセッサ装置の構成例を
示す、符号は、第１図のものに対応している。そして、
６はＲＯＭ （リード・オンリー・メモリ）、７はクロ
ック発生器、８はＭＭＵ（メモリ・マネジメント・ユニ
ット）、９はキャッシュメモリ、ＩＯはメモリ制御回路
、１１はバスインタフェース回路である。 主メモリ３およびそれに伴い必要となったメモリ制御回
路ｌＯが、′新たに内蔵されたものであり、その他のも
のは、従来のプロセッサ装置にも内蔵されていたもので
ある。 ＲＯＭ６には、ＣＰＵ２を動作させる制御プログラム等
が格納されている。クロック発生器７は、動作の同期を
取るためのクロックを発生させる。 キャッシュメモリ９は、主メモリ３から使用頻度の高い
データをコピーして格納しているメモリである。ＣＰＵ
２は、仮想アドレスでキャッシュメモリ９にアクセスす
ることが出来る。メモリを管理するＭＭＵ８は、例えば
、ＣＰＵ２から出される仮想アドレスを実アドレスに変
換し、その実アドレスで主メモリ３にアクセスする。 メモリ制御回路ｌＯは、主メモリ３へのアクセスを制御
する。即ち、■ＣＰＵ２が主メモリ３のデータをリード
したりライトしたりする時のアクセスを制御したり、■
或いは他のプロセッサ装置での処理の結果、そこの主メ
モリのデータが更新されたのに伴い、システムバス４→
バスインタフ工−ス回路１１を経て主メモリ３の該当デ
ータを更新しようとする場合のアクセスを制御する。
以上述べた如き本発明によれば、次のような効果を奏す
る。 ■ システムバスを専用する頻度が減少するため、プロ
センサ装置がシステムバスの空き待ちのために費やす時
間が少なくなり、マルチプロセッサ装置全体の処理能力
が向上する。 ■ システムハスを専用する頻度が小となることにより
、システムバスを低速のバスで構成することが出来る。 そうすると、プロセッサ装置内に用意するバスインタフ
ェース回路は、低速のＩＣ（集積回路）で間に合うこと
になり、システムバスのコストダウンが図れる。 ■ システムバスを経由して行われる動作がライト動作
のみであるため、システムバスの制御も簡単になり、制
御線の数を減らすことが出来る。同時に、バスインタフ
ェース回路も簡単化される。
る。 ■ システムバスを専用する頻度が減少するため、プロ
センサ装置がシステムバスの空き待ちのために費やす時
間が少なくなり、マルチプロセッサ装置全体の処理能力
が向上する。 ■ システムハスを専用する頻度が小となることにより
、システムバスを低速のバスで構成することが出来る。 そうすると、プロセッサ装置内に用意するバスインタフ
ェース回路は、低速のＩＣ（集積回路）で間に合うこと
になり、システムバスのコストダウンが図れる。 ■ システムバスを経由して行われる動作がライト動作
のみであるため、システムバスの制御も簡単になり、制
御線の数を減らすことが出来る。同時に、バスインタフ
ェース回路も簡単化される。
第１図・・・本発明の実施例にかかわるマルチプロセッ
サ装置 第２図・・・従来のマルチプロセッサ装置第３図・・・
本発明で使用するプロセッサ装置の構成例を示す図 図において、１．１−１．１２．１−Ｎｉまフ。 ロセッサ装置、２．２−１．２−２．２−Ｎ番よＣＰＵ
、３． ３−１． ３−２． ３−Ｎ番よ主メモ１ノ、
４はシステムバス、５は補助メモリ、６番よＲＯＭ。 ７はクロック発生器、８はＭＭＵ、９４よキャ・ノシュ
メモリ、１０はメモリ制御回路、１Ｎよノイスインタフ
ェース回路である。 特許出願人 富士ゼロ・ンクス株式会社代理人弁理
士 本 庄 富 雄 ：補助メモリ′７−５ 第１図 第２図 第３ 図
サ装置 第２図・・・従来のマルチプロセッサ装置第３図・・・
本発明で使用するプロセッサ装置の構成例を示す図 図において、１．１−１．１２．１−Ｎｉまフ。 ロセッサ装置、２．２−１．２−２．２−Ｎ番よＣＰＵ
、３． ３−１． ３−２． ３−Ｎ番よ主メモ１ノ、
４はシステムバス、５は補助メモリ、６番よＲＯＭ。 ７はクロック発生器、８はＭＭＵ、９４よキャ・ノシュ
メモリ、１０はメモリ制御回路、１Ｎよノイスインタフ
ェース回路である。 特許出願人 富士ゼロ・ンクス株式会社代理人弁理
士 本 庄 富 雄 ：補助メモリ′７−５ 第１図 第２図 第３ 図
Claims (1)
- リード動作の対象となるデータを格納するメモリを内蔵
したプロセッサ装置を、共通のシステムバスに複数個接
続して構成したことを特徴とするマルチプロセッサ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1134302A JPH02311949A (ja) | 1989-05-26 | 1989-05-26 | マルチプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1134302A JPH02311949A (ja) | 1989-05-26 | 1989-05-26 | マルチプロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02311949A true JPH02311949A (ja) | 1990-12-27 |
Family
ID=15125110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1134302A Pending JPH02311949A (ja) | 1989-05-26 | 1989-05-26 | マルチプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02311949A (ja) |
-
1989
- 1989-05-26 JP JP1134302A patent/JPH02311949A/ja active Pending
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