JPH0520191A - キヤツシユメモリ制御方式 - Google Patents
キヤツシユメモリ制御方式Info
- Publication number
- JPH0520191A JPH0520191A JP3176373A JP17637391A JPH0520191A JP H0520191 A JPH0520191 A JP H0520191A JP 3176373 A JP3176373 A JP 3176373A JP 17637391 A JP17637391 A JP 17637391A JP H0520191 A JPH0520191 A JP H0520191A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cache memory
- processors
- memory control
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】キャッシュメモリを各プロセッサのローカルメ
モリとする事により同一プログラムを複数プロセッサで
走行させる。 【構成】キャッシュメモリ制御手段３がＣＰＵ４から、
メインメモリ切断指示を受け付けたときキャッシュメモ
リ制御手段３は、ＣＰＵ４からのメインメモリ５へのデ
ータ書き込み動作をキャッシュメモリ２への書き込みだ
けにし、メインメモリ５へは書き込まない。 【効果】アクセスを行なうメインメモリのエリアを予め
キャッシュメモリに格納して、それをローカルメモリ化
すれば、そのエリアへのアクセスは他のプロセッサに影
響を与えなく、かつアクセスするメモリ領域を各プロセ
ッサにとって同じアドレスに持つことができ、同じプロ
グラムを全く手を加えることなく複数のプロセッサで同
時に走行させることが可能となる。
モリとする事により同一プログラムを複数プロセッサで
走行させる。 【構成】キャッシュメモリ制御手段３がＣＰＵ４から、
メインメモリ切断指示を受け付けたときキャッシュメモ
リ制御手段３は、ＣＰＵ４からのメインメモリ５へのデ
ータ書き込み動作をキャッシュメモリ２への書き込みだ
けにし、メインメモリ５へは書き込まない。 【効果】アクセスを行なうメインメモリのエリアを予め
キャッシュメモリに格納して、それをローカルメモリ化
すれば、そのエリアへのアクセスは他のプロセッサに影
響を与えなく、かつアクセスするメモリ領域を各プロセ
ッサにとって同じアドレスに持つことができ、同じプロ
グラムを全く手を加えることなく複数のプロセッサで同
時に走行させることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュメモリ制御
方式に関し、特に大容量のキャッシュメモリを内蔵した
複数個のプロセッサで構成するマルチプロセッサ方式の
電子計算機におけるキャッシュメモリ制御方式に関す
る。
方式に関し、特に大容量のキャッシュメモリを内蔵した
複数個のプロセッサで構成するマルチプロセッサ方式の
電子計算機におけるキャッシュメモリ制御方式に関す
る。
【０００２】
【従来の技術】従来、キャッシュメモリの制御方式は、
メインメモリに対するアクセス速度を見かけ上高速化す
る緩衝メモリ機構としての目的のための制御のみが実施
されていた。
メインメモリに対するアクセス速度を見かけ上高速化す
る緩衝メモリ機構としての目的のための制御のみが実施
されていた。
【０００３】
【発明が解決しようとする課題】従来のキャッシュメモ
リ制御方式では、それぞれのプロセッサにタスクを割り
当て、その計算結果だけを必要とするような計算では、
その計算に必要なワーク領域をそれぞれメインメモリに
確保し、互いのプロセッサ同士で干渉しないようにソフ
トウェアで互いのメインメモリ空間の分離を行なわなけ
ればならず、また計算中メインメモリへのアクセスが発
生し、不必要にメインメモリへのアクセス経路をこみあ
わせていた。
リ制御方式では、それぞれのプロセッサにタスクを割り
当て、その計算結果だけを必要とするような計算では、
その計算に必要なワーク領域をそれぞれメインメモリに
確保し、互いのプロセッサ同士で干渉しないようにソフ
トウェアで互いのメインメモリ空間の分離を行なわなけ
ればならず、また計算中メインメモリへのアクセスが発
生し、不必要にメインメモリへのアクセス経路をこみあ
わせていた。
【０００４】また、科学技術計算のうち有限要素法の計
算に代表されるように、同一タスクを複数のプロセッサ
で走行させるような場合、上述のワーク領域を予めプロ
セッサのベースレジスタ等で分離しておく必要がある。
算に代表されるように、同一タスクを複数のプロセッサ
で走行させるような場合、上述のワーク領域を予めプロ
セッサのベースレジスタ等で分離しておく必要がある。
【０００５】
【課題を解決するための手段】本発明のキャッシュメモ
リ制御方式は、大容量のキャッシュメモリを内蔵したプ
ロセッサを複数で構成するマルチプロセッサ方式の電子
計算機において、大容量キャッシュメモリと、前記キャ
ッシュメモリをメインメモリから分離し自プロセッサの
専用のローカルメモリとするキャッシュメモリ制御手段
とを備えて構成される。
リ制御方式は、大容量のキャッシュメモリを内蔵したプ
ロセッサを複数で構成するマルチプロセッサ方式の電子
計算機において、大容量キャッシュメモリと、前記キャ
ッシュメモリをメインメモリから分離し自プロセッサの
専用のローカルメモリとするキャッシュメモリ制御手段
とを備えて構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の単位プロセッサ２台のマル
チプロセッサ式電子計算機における一実施例の構成を表
わすブロック図である。このキャッシュメモリ制御方式
は、その内部に大容量キャッシュメモリ２と、キャッシ
ュメモリ制御手段３と、ＣＰＵ４とを備えたプロセッサ
１と、さらに内部に大容量キャッシュメモリ７と、キャ
ッシュメモリ制御手段８と、ＣＰＵ９とを備えたプロセ
ッサ６と、さらにメインメモリ５とを備えている。
チプロセッサ式電子計算機における一実施例の構成を表
わすブロック図である。このキャッシュメモリ制御方式
は、その内部に大容量キャッシュメモリ２と、キャッシ
ュメモリ制御手段３と、ＣＰＵ４とを備えたプロセッサ
１と、さらに内部に大容量キャッシュメモリ７と、キャ
ッシュメモリ制御手段８と、ＣＰＵ９とを備えたプロセ
ッサ６と、さらにメインメモリ５とを備えている。
【０００８】このキャッシュメモリ制御方式では、通常
はプロセッサ１内部のキャッシュメモリ２をメインメモ
リ５に対する緩衝メモリ機構としての制御を行ない単に
メインメモリ５へのアクセスをＣＰＵ４に対して見かけ
上高速化している。
はプロセッサ１内部のキャッシュメモリ２をメインメモ
リ５に対する緩衝メモリ機構としての制御を行ない単に
メインメモリ５へのアクセスをＣＰＵ４に対して見かけ
上高速化している。
【０００９】キャッシュメモリ制御手段３がＣＰＵ４か
ら、メインメモリ切断指示を受け付けたときキャッシュ
メモリ制御手段３は、ＣＰＵ４からのメインメモリ５へ
のデータ書き込み動作をキャッシュメモリ２への書き込
みだけにし、メインメモリ５へは書き込まない。予めキ
ャッシュメモリ２に必要なメモリエリアをヒットさせて
おけば、メインメモリ切断後このキャッシュメモリ２を
プロセッサ１のローカルメモリとして使用できる。
ら、メインメモリ切断指示を受け付けたときキャッシュ
メモリ制御手段３は、ＣＰＵ４からのメインメモリ５へ
のデータ書き込み動作をキャッシュメモリ２への書き込
みだけにし、メインメモリ５へは書き込まない。予めキ
ャッシュメモリ２に必要なメモリエリアをヒットさせて
おけば、メインメモリ切断後このキャッシュメモリ２を
プロセッサ１のローカルメモリとして使用できる。
【００１０】
【発明の効果】本発明のキャッシュメモリ制御方式で
は、アクセスを行なうメインメモリのエリアを予めリー
ドしてキャッシュメモリにそのエリアを格納しておき、
その後メインメモリを切断すれば、そのエリアへのアク
セスは他のプロセッサに影響を与えなく、かつアクセス
するメインメモリ領域を各プロセッサにとって同じアド
レスに持つことができ、同じプログラムを全く手を加え
ることなく複数プロセッサで同時に走行させることが可
能となる。
は、アクセスを行なうメインメモリのエリアを予めリー
ドしてキャッシュメモリにそのエリアを格納しておき、
その後メインメモリを切断すれば、そのエリアへのアク
セスは他のプロセッサに影響を与えなく、かつアクセス
するメインメモリ領域を各プロセッサにとって同じアド
レスに持つことができ、同じプログラムを全く手を加え
ることなく複数プロセッサで同時に走行させることが可
能となる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
１，６ プロセッサ ２，７ キャッシュメモリ ３，８ キャッシュメモリ制御機構 ４，９ ＣＰＵ ５ メインメモリ
Claims (1)
- 【特許請求の範囲】 【請求項１】 大容量のキャッシュメモリを内蔵した複
数個のプロセッサで構成するマルチプロセッサ方式の電
子計算機において、大容量キャッシュメモリと、前記大
容量キャッシュメモリをメインメモリから分離し自プロ
セッサの専用のローカルメモリとするキャッシュメモリ
制御手段とを備えて成ることを特徴とするキャッシュメ
モリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176373A JPH0520191A (ja) | 1991-07-17 | 1991-07-17 | キヤツシユメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176373A JPH0520191A (ja) | 1991-07-17 | 1991-07-17 | キヤツシユメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520191A true JPH0520191A (ja) | 1993-01-29 |
Family
ID=16012496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176373A Pending JPH0520191A (ja) | 1991-07-17 | 1991-07-17 | キヤツシユメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520191A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150008371A (ko) | 2011-11-07 | 2015-01-22 | 후루카와 덴키 고교 가부시키가이샤 | 정류자 재료 및 그의 제조방법, 그것을 이용한 마이크로모터 |
-
1991
- 1991-07-17 JP JP3176373A patent/JPH0520191A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150008371A (ko) | 2011-11-07 | 2015-01-22 | 후루카와 덴키 고교 가부시키가이샤 | 정류자 재료 및 그의 제조방법, 그것을 이용한 마이크로모터 |
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