JP2601937B2

JP2601937B2 - Ｄｍａコントローラ

Info

Publication number: JP2601937B2
Application number: JP18377290A
Authority: JP
Inventors: 規雄桝井; 弘郁近藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-07-11
Filing date: 1990-07-11
Publication date: 1997-04-23
Anticipated expiration: 2012-04-23
Also published as: JPH0471057A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、データアセンブリ（ファネリングともい
う）機能を備えるとともに、複数のチャネル間の遷移を
優先度に従って行うDMA（Direct Memory Access）コン
トローラに関するものである。

［従来の技術］ DMA転送方式の一つにデュアルアドレスモードがあ
る。これは転送元（ソース）デバイスのアドレスを出力
して上記転送元デバイスからDMAコントローラ内に備え
られたDMA転送データ保持用の専用レジスタ（テンポラ
リレジスタ）にデータを転送し、次に転送先（ディステ
ィネーション）デバイスのアドレスを出力して上記テン
ポラリレジスタから上記転送先デバイスにデータを転送
するものである。上記デュアルアドレスモードによるDM
A転送を行うDMAコントローラには更にデータアセンブリ
機能を備えたものがある。上記データアセンブリ機能と
は、例えば32ビットDMAコントローラが８ビットポート
の入出力装置からデータバス幅が32ビットのメモリにデ
ータを転送する場合は、DMA要求に応じた８ビットデー
タが32ビットのテンポラリレジスタに４バイト分，つま
り32ビット分転送された後、一括して32ビット分のデー
タをメモリの所定の領域に転送し、また、上記32ビット
のメモリから８ビットポートの入出力装置にデータを転
送する場合は、最初のDMA要求に応じて上記メモリから
上記テンポラリレジスタにデータを転送する際に、必要
とされる８ビットデータの他に続く３バイト分を余分に
転送してしまい、続く３回のDMA要求に対しては単に上
記テンポラリレジスタから上記入出力装置に転送する，
というものである。

従来、上記のようなデータアセンブリ機能を持ったDM
Aコントローラは、チャネル毎の専用テンポラリレジス
タと、ソースアドレスのカウント及びディスティネーシ
ョンアドレスのカウントを共に行うアドレスカウンタを
１つ備えるか、または各チャネル共用のテンポラリレジ
スタを１つと、ソースアドレスのカウント専用のアドレ
スカウンタと、ディスティネーションアドレスのカウン
ト専用のアドレスカウンタを備えており、メモリから入
出力装置（I/O）への転送で、データアセンブリ中のチ
ャネル遷移は即座に行われていた。これは、チャネル毎
の専用テンポラリレジスタを備えている場合は、データ
アセンブリ中にチャネル遷移する際に残っているデータ
はそのまま専用のテンポラリレジスタに保持できるため
可能で、テンポラリレジスタを１つした備えていない場
合は、アドレスカウンタを２つ備えていればデータアセ
ンブリ中にチャネル遷移する際に残っているデータが保
持されなくてもソースアドレスレジスタの内容とディス
ティネーションアドレスレジスタの内容を各転送サイク
ルごとに同時にカウントできるため、次に読むべきデー
タのアドレスを正確に保持できるために可能であった。

以下、２チャネルDMAコントローラの従来例を第４図
〜第９図を用いて説明する。

第４図は第１の従来のDMAコントローラを含むシステ
ム構成図であり、図において、（１）は32ビットDMAコ
ントローラ、（２）は32ビットデータバス幅のメモリ、
（３）は第１の８ビットポート入出力装置（I/O）、
（４）は第２の８ビットポート入出力装置（I/O）、
（５）は32ビットCPU、（６）は32ビットの上記DMAコン
トローラ（１），メモリ（２）及びCPU（５）等を接続
する32ビットデータバス、（７）は上記第１の８ビット
ポート入出力装置（３）と上記32ビットデータバス
（６）を接続する第１の８ビットデータバス、（８）は
上記第２の８ビットポート入出力装置（４）と上記32ビ
ットデータバス（６）を接続する第２の８ビットデータ
バス、（11）及び（12）は上記DMAコントローラ（１）
内に備えられている第１及び第２のソースアドレスレジ
スタ、（13）及び（14）は上記DMAコントローラ（１）
内に備えられている第１及び第２のディスティネーショ
ンアドレスレジスタ、（15）は上記DMAコントローラ
（１）内に備えられているアドレスカウンタ、（16）は
上記DMAコントローラ（１）内に備えられ上記アドレス
カウンタ（15）の接続をソースアドレスレジスタ側又は
ディスティネーションレジスタ側に切り換えるセレク
タ、（17）は上記DMAコントローラ（１）内に備えられ
チャネル指定によりアドレスカウンタ（15）の接続を切
り換えるセレクタ、（17a）及び（17b）は上記セレクタ
（17）内の第１及び第２の接点、（18）及び（18′）は
上記DMAコントローラ（１）内に備えられている第１及
び第２の32ビット（４バイト）長のテンポラリレジス
タ、（21）及び（22）は上記メモリ（２）内の第１及び
第２のメモリ領域である。また、上記DMAコントローラ
（１）は、図示を省略したDMA制御情報に基づき、上記
第１のメモリ領域（21）（先頭アドレスＳ）と第１の入
出力装置（３）の間のDMA転送と、第２のメモリ領域（2
2）と第２の入出力装置（４）の間のDMA転送とを各々テ
ンポラリレジスタ（18）と（18′）を用いて行うよう
に、また、第２の入出力装置（４）側のDMA転送を第１
の入出力装置（３）側のDMA転送よりも優先度を上げる
ように予めプログラムされているものとする。以下説明
を分かり易くするために、第１のメモリ領域（21），第
１のテンポラリレジスタ（18）及び第１の入出力装置
（３）をチャネル１、また、第２のメモリ領域（22），
第２のテンポラリレジスタ（18′）及び第２の入出力装
置（４）をチャネル２と定義する。

第５図及び第６図は上記第１の従来例におけるメモリ
から入出力装置へのDMA転送のタイミング概略図であ
る。図中、RQ1−1,・・・はチャネル１のDMA要求、RQ2
−1,・・・はチャネル２のDMA要求を示し、また、１−
R,・・・は第１のメモリ領域（21）から第１のテンポラ
リレジスタ（18）への転送サイクル、１−W,・・・は第
１のテンポラリレジスタ（18）から第１の入出力装置
（３）への転送サイクル、Ｓはチャネル１のソースの転
送開始アドレス、Ｄはチャネル１のディスティネーショ
ンの転送開始アドレス、（10）はチャネル２のDMA転送
サイクルを示す。

次に動作について説明する。

まず、チャネル遷移要求がない場合，つまりチャネル
１のDMA転送中にチャネル２のDMA要求が発生しない場合
を第５図を用いて説明する。まず最初のDMA要求RQ1−１
に従って第１のソースアドレスレジスタ（11）にソース
の転送開始アドレスＳがセットされ、第１のディスティ
ネーションアドレスレジスタ（13）にディスティネーシ
ョンの転送開始アドレスＤがセットされ、セレクタ（1
7）はチャネル１に設定される。つまり、接点（17a）は
第１のソースアドレスレジスタ（11）に接続され、接点
（17b）は第１のディスティネーションアドレスレジス
タ（13）に接続される。そして、第１のメモリ領域（2
1）から第１のテンポラリレジスタ（18）にデータを転
送するが、一度にアドレスS,S＋1,S＋2,S＋３から32ビ
ット分のデータを転送する（１−Ｒ）。また、この１−
Ｒサイクルでセレクタ（16）は接点（17a）側に設定さ
れ、アドレスカウンタ（15）は第１のソースアドレスレ
ジスタ（11）に接続され、ソースアドレスがカウントア
ップされて、第１のソースアドレスレジスタ（11）にＳ
＋４がセットされる。そして、第１のテンポラリレジス
タ（18）内の８ビットレジスタ1Aに転送された８ビット
データのみが第１の入出力装置（３）に転送される（１
−Ｗ）。また、この１−Ｗサイクルでセレクタ（16）は
接点（17b）側に設定され、アドレスカウンタ（15）は
第１のディスティネーションアドレスレジスタ（13）に
接続され、ディスティネーションアドレスがカウントア
ップされて、第１のディスティネーションアドレスレジ
スタ（13）にＤ＋１がセットされる。以降、DMA要求RQ1
−2,RQ1−3,RQ1−４に従って各々第１のテンポラリレジ
スタ（18）内の８ビットレジスタ1B,1C,1Dから順に第１
の入出力装置（３）に８ビットデータが転送される（２
−W,3−W,4−Ｗ）とともに、各サイクルでディスティネ
ーションアドレスがカウントアップされる。以下、この
サイクルを繰り返す。ここで、転送サイクル１−Ｗから
３−Ｗの期間にチャネル遷移要求が発生し、チャネル遷
移することを、データアセンブリ中のチャネル遷移とい
う。

次に、データアセンブリ中にチャネル遷移する場合，
つまりチャネル１のDMA転送のデータアセンブリ中にチ
ャネル２のDMA要求が発生しチャネル２に遷移する場合
を第６図を用いて説明する。第６図は第１のメモリ領域
（21）から第１の入出力装置（３）へのDMA転送で、第
１のテンポラリレジスタ（18）から第１の入出力装置
（３）への２回目のデータ装置（２−Ｗ）時にチャネル
遷移要求RQ2−１が発生した場合を示しており、２−Ｗ
サイクル終了後即座にセレクタ（17）はチャネル２に設
定される。つまり、接点（17a）は第２のソースアドレ
スレジスタ（12）に接続され、接点（17b）は第２のデ
ィスティネーションアドレスレジスタ（14）に接続され
る。そして、チャネル２に遷移し、DMA転送（10）を実
行している。この時、チャネル２は専用の第２のテンポ
ラリレジスタ（18′）を使用する。そして、チャネル２
のDMA要求RQ2が無くなった時点でチャネル１のDMA要求R
Q1−３が継続してあれば、チャネル１に遷移しDMA転送
（３−Ｗ以降）を続行する。

第７図は第２の従来のDMAコントローラを含むシステ
ム構成図であり、図において、（１）〜（８），（11）
〜（14）及び（17），（18），（21），（22）は、前記
第４図の第１の従来例のものと同一、又は相当部分を示
している。ただし、第４図におけるセレクタ（16）とソ
ースアドレスのカウント及びディスティネーションアド
レスのカウントを共に行うアドレスカウンタ（15）は備
えられておらず、セレクタ（17）の第１の接点（17a）
に接続されたソースアドレス専用のソースアドレスカウ
ンタ（15a）と、第２の接点（17b）に接続されたディス
ティネーションアドレス専用のディスティネーションア
ドレスカウンタ（15b）を備え、また、第２のテンポラ
リレジスタ（18′）は備えられておらず、テンポラリレ
ジスタ（18）ただ１つであるとともに、チャネル１とチ
ャネル２はこれを共有するものである。

第８図及び第９図は上記第２の従来例におけるメモリ
から入出力装置へのDMA転送のタイミング概略図であ
る。図中、RQ1−1,・・・及びRQ2−1,・・・と１−R,・
・・及び１−W,・・・とＳ及びＤは第５図と第６図の第
１の従来例のものに相当し、１′−Ｒは第２の従来例で
必要となるサイクルである。

次に動作について説明する。

まず、チャネル遷移要求がない場合、つまりチャネル
１のDMA転送中にチャネル２のDMA要求が発生しない場合
を第８図を用いて説明する。まず、最初のDMA要求RQ1−
１に従って第１のソースアドレスレジスタ（11）にソー
スの転送開始アドレスＳがセットされ、第１のディステ
ィネーションアドレスレジスタ（13）にディスティネー
ションの転送開始アドレスＤがセットされ、セレクタ
（17）はチャネル１に設定される。つまり、接点（17
a）は第１のソースアドレスレジスタ（11）に接続さ
れ、接点（17b）は第１のディスティネーションアドレ
スレジスタ（13）に接続される。そして、第１のメモリ
領域（21）からテンポラリレジスタ（18）にデータを転
送するが、一度にアドレスS,S＋1,S＋2,S＋３から３ビ
ット分のデータを転送する（１−Ｒ）。第１の従来例で
は１−Ｒサイクルでソースアドレスをカウントアップし
たが、第２の従来例ではソースアドレスのカウントアッ
プはしない。そして、テンポラリレジスタ（18）内の８
ビットレジスタ1Aに転送された８ビットデータのみが第
１の入出力装置（３）に転送される（１−Ｗ）。また、
この１−Ｗサイクルで、ソースアドレスカウンタ（15
a）によりソースアドレスがカウントアップされて第１
のソースアドレスレジスタ（11）にＳ＋１がセットさ
れ、ディスティネーションアドレスカウンタ（15b）に
よりディスティネーションアドレスがカウントアップさ
れて第１のディスティネーションアドレスレジスタ（1
3）にＤ＋１がセットされる。以降、DMA要求RQ1−2,RQ1
−3,RQ1−４に従って各々テンポラリレジスタ（18）内
の８ビットレジスタ1B,1C,1Dから順に第１の入出力装置
（３）に８ビットデータが転送される（２−W,3−W,4−
Ｗ）とともに、各サイクルでソースアドレスとディステ
ィネーションアドレスがカウントアップされる。以下、
このサイクルを繰り返す。

次に、データアセンブリ中にチャネル遷移する場合，
つまりチャネル１のDMA転送のデータアセンブリ中にチ
ャネル２のDMA要求が発生しチャネル２に遷移する場合
を第９図を用いて説明する。第９図は第１のメモリ領域
（21）から第１の入出力装置（３）へのDMA転送で、テ
ンポラリレジスタ（18）から第１の入出力装置（３）へ
の２回目のデータ転送（２−Ｗ）時にチャネル遷移要求
RQ2−１が発生した場合を示しており、２−Ｗサイクル
終了後即座にセレクタ（17）はチャネル２に設定され
る。つまり、接点（17a）は第２のソースアドレスレジ
スタ（12）に接続され、接点（17b）は第２のディステ
ィネーションアドレスレジスタ（14）に接続される。そ
して、チャネル２に遷移しDMA転送（10）を実行してい
る。このDMA転送（10）により、テンポラリレジスタ（1
8）内の８ビットレジスタ1C,1Dに残っていたチャネル１
のデータは消滅してしまうが、このデータは対応するDM
A要求に応じたものではないため問題とはならない。そ
して、チャネル２のDMA要求RQ2が無くなった時点でチャ
ネル１のDMA要求RQ1−３が継続してあれば、チャネル１
に遷移するが、この時テンポラリレジスタ（18）には当
然のことながらチャネル１のデータは残っていないた
め、再度，第１のメモリ領域（21）のアドレスＳ＋2,S
＋３からテンポラリレジスタ（18）内の８ビットレジス
タ1C,1Dにデータを転送（１′−Ｒ）してから、第１の
入出力装置（３）への転送を行う（３−W,4−Ｗ）。

［発明が解決しようとする課題］従来のDMAコントローラは以上のようなチャネル遷移
方法を実行するように構成されていたが、DMAコントロ
ーラ内にチャネル数と同数のテンポラリレジスタ及び１
つのアドレスカウンタ、もしくは１つのテンポラリレジ
スタ及びソースアドレスのカウント用とディスティネー
ションアドレスのカウント用の２つのカウンタが必要と
なり、タップサイズが拡大するという問題点があった。
また、DMAコントローラ内にただ１つのテンポラリレジ
スタとただ１つのアドレスカウンタを備える構成にする
と、メモリから入出力装置への転送の場合のデータアセ
ンブリ中のチャネル遷移において、ソースアドレスレジ
スタの内容はまだ転送が終わっていないデータの部分も
カウントアップし過ぎている問題点があった。

この発明は上記のような問題点を解消するためになさ
れたもので、１つのテンポラリレジスタ及びソースアド
レスのカウントとディスティネーションアドレスのカウ
ントを共に行う１つのアドレスカウンタで済むようなチ
ャネル遷移方法を実行するDMAコントローラを得ること
を目的とする。

［課題を解決するための手段］この発明に係るDMAコントローラは、チャネル毎に設
けられたソースアドレスレジスタ（11,12）と，チャネ
ル毎に設けられたディスティネーションアドレスレジス
タ（13,14）と，前記ソースアドレスレジスタに指定さ
れる転送元から前記ディスティネーションアドレスレジ
スタに指定される転送先へDMA転送されるデータを一時
的に蓄える１つのテンポラリレジスタ（18）と，前記ソ
ースアドレスレジスタ及び前記ディスティネーションア
ドレスレジスタの内容をカウントするとともに、優先度
の低いチャネルでDMA転送を行なっている場合のデータ
アセンブリ中の優先度の高いチャネルからのDMA転送要
求を受けることにより優先度の高いチャネルへのチャネ
ル遷移が行なわれる時、前記テンポラリレジスタに保持
しているデータの内まだ転送されていないデータのバイ
ト数だけ前記ソースアドレスレジスタの内容をカウント
バッスする１つのアドレスカウンタ（15）と，を備えて
成るものである。

［作用］この発明では、メモリから入出力装置への転送の場合
のデータアセンブリ中のチャネル遷移において、テンポ
ラリレジスタに残っているデータはDMA要求に応じたも
のでなく、ソースアドレスレジスタの内容はまた転送が
終わっていないデータの部分もカウントアップし過ぎて
いる。そのため、チャネル遷移要求が発生した時点でソ
ースアドレスレジスタの内容をまだ転送が終わっていな
いデータの部分だけカウントバックする。

［実施例］以下、この発明の一実施例を第１図から第３図を用い
て説明する。

第１図は本発明の一実施例によるDMAコントローラを
含むシステム構成図であり、図において、（１）〜
（８），（11）〜（18），（21），（22）は、前記第４
図の第１の従来例のもの及び第７図の第２の従来例のも
のと同一、又は相当部分を示している。ただし、第４図
の第１の従来例における第２のテンポラリレジスタ（1
8′）は備えられておらず、第７図の第２の従来例と同
様，テンポラリレジスタ（18）ただ１つであり、チャネ
ル１とチャネル２はこれを共用するものである。また、
第７図の第２の従来例におけるソースアドレスカウンタ
（15a）及びディスティネーションアドレスカウンタ（1
5b）は備えられておらず、第４図の第１の従来例と同
様，ソースアドレスのカウント及びディスティネーショ
ンアドレスのカウントを共に行う１つのアドレスカウン
タ（15）のみである。つまり、アドレスカウンタはソー
スアドレスのカウントとディスティネーションアドレス
のカウントを共に行うものをただ１つ備え、テンポラリ
レジスタは各チャネル共用のものをただ１つ備えてい
る。そして、上記アドレスカウンタ（15）は、メモリか
ら入出力装置に転送している場合のデータアセンブリ中
のチャネル遷移時、ソースアドレスレジスタの内容を未
転送データに相当する分だけカウントバックする機能を
新たに備えている。

第２図及び第３図は上記実施例におけるメモリから入
出力装置へのDMA転送のタイミング概略図である。図
中、RQ1−1,・・・及びRQ2−1,・・・と１−R,・・・及
び１−W,・・・とＳ及びＤは第５図と第６図の第１の従
来例のもの及び第８図と第９図の第２の従来例のものに
相当し、１′−Ｒは第９図の第２の従来例のものに相当
するサイクルである。（20）は本実施例で必要となるカ
ウントバックのサイクルである。また、（20′）は上記
カウントバックサイクル（20）に対応するカウントアッ
プのサイクルである。

次に動作について説明する。

まず、チャネル遷移要求がない場合，つまりチャネル
１のDMA転送中にチャネル２のDMA要求が発生しない場合
を第２図に示す。すなわち、チャネル遷移要求が無い場
合は第５図の第１の従来例と同等の動作を行う。

次に、データアセンブリ中にチャネル遷移する場合，
つまりチャネル１のDMA転送のデータアセンブリ中にチ
ャネル２のDMA要求が発生しチャネル２に遷移する場合
を第３図を用いて説明する。第３図は第１のメモリ領域
（21）から第１の入出力装置（３）へのDMA転送で、テ
ンポラリレジスタ（18）から第１の入出力装置（３）へ
の２回目のデータ転送（２−Ｗ）時にチャネル遷移要求
RQ2−１が発生した場合を示しており、２−Ｗサイクル
終了後、セレクタ（16）は接点（17a）側に設定され、
アドレスカウンタ（15）は第１のソースアドレスレジス
タ（11）に接続され、ソースアドレスがカウントバック
されて、第１のソースアドレスレジスタ（11）にＳ＋２
がセットされる（20）。カウントバック（20）の後、セ
レクタ（17）はチャネル２に設定される。つまり、接点
（17a）は第２のソースアドレスレジスタ（12）に接続
され、接点（17b）は第２のディスティネーションアド
レスレジスタ（14）に接続される。そして、チャネル２
に遷移しDMA転送（10）を実行している。このDMA転送に
より、テンポラリレジスタ（18）内の８ビットレジスタ
1C,1Dに残っていたチャネル１のデータは消滅してしま
うが、このデータは対応するDMA要求に応じたものでは
ないため問題とはならない。そして、チャネル２のDMA
要求RQ2が無くなった時点でチャネル１のDMA要求RQ1−
３が継続してあれば、チャネル１に遷移するが、この時
テンポラリレジスタ（18）には当然のことながらチャネ
ル１のデータは残っていないため、再度，第１のメモリ
領域（21）のアドレスＳ＋2,S＋３からテンポラリレジ
スタ（18）内の８ビットレジスタ1C,1Dにデータを転送
（１′−Ｒ）し、セレク（16）は接点（17a）側に設定
され、アドレスカウンタ（15）は第１のソースアドレス
レジスタ（11）に接続され、ソースアドレスがカウント
アップされて、第１のソースアドレスレジスタ（11）に
Ｓ＋４がセットされる（20′）。そして、第１の入出力
装置（３）への転送を行う（３−W,4−Ｗ）。

なお、上記各DMA転送においては、同一チャネルのDMA
要求が連続的にあり、それとともにチャネル遷移要求が
ある場合を示したが、同一チャネルのDMA要求が間欠的
にあり、その間にチャネル遷移要求がある場合もデータ
アセンブリ中は上記と同様のチャネル遷移が行われる。

また、上記実施例では、２チャンネルの場合について
示したが、それ以上の場合でも同様に本発明を適用で
き、チャネル数に関係なくアドレスカウンタ（15）及び
テンポラリレジスタ（18）はそれぞれ１つずつで済む。
そして、テンポラリレジスタ（18）も上記実施例の32ビ
ット（４バイト）長のものに限定されるものではなく、
システム構成に合わせて決定されるものである。

［発明の効果］以上のように、この発明によれば、ソースアドレスの
カウント及びディスティネーションアドレスのカウント
を共に１つのアドレスカウンタで行うとともに、１つの
テンポラリレジスタを各チャネルで共用し、メモリから
入出力装置へ転送している場合のデータアセンブリ中の
チャネル遷移時にはソースアドレスをカウントバックす
るようにしたので、アドレスカウンタ１つとテンポラリ
レジスタ１つで支障なく実行でき、チップサイズの増大
を抑えることができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるDMAコントローラを
含むシステム構成図、第２図，第３図は上記実施例の動
作を示すタイミング概略図、第４図は第１の従来のDMA
コントローラを含むシステム構成図、第５図，第６図は
上記第１の従来例の動作を示すタイミング概略図、第７
図は第２の従来のDMAコントローラを含むシステム構成
図、第８図，第９図は上記第２の従来例の動作を示すタ
イミング概略図である。（１）はDMAコントローラ、（２）はメモリ、（３），
（４）は入出力装置（I/O）、（５）はCPU、（６），
（７），（８）はデータバス、（11），（12）はソース
アドレスレジスタ、（13），（14）はディスティネーシ
ョンアドレスレジスタ、（15）はアドレスカウンタ、
（16），（17）はセレクタ、（18）はテンポラリレジス
タ、（21），（22）はメモリ領域。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】メモリと入出力装置とにチャネルを割当て
て、メモリと複数の入出力装置との間でチャネル毎にDM
A転送を行なうDMAコントローラにおいて、チャネル毎に設けられたソースアドレスレジスタと，チ
ャネル毎に設けられたディスティネーションアドレスレ
ジスタと，前記ソースアドレスレジスタに指定される転
送元から前記ディスティネーションアドレスレジスタに
指定される転送先へDMA転送されるデータを一時的に蓄
える１つのテンポラリレジスタと，前記ソースアドレス
レジスタ及び前記ディスティネーションアドレスレジス
タの内容をカウントするとともに、優先度の低いチャネ
ルでDMA転送を行なっている場合のデータアセンブリ中
の優先度の高いチャネルからのDMA転送要求を受けるこ
とにより優先度の高いチャネルへのチャネル遷移が行な
われる時、前記テンポラリレジスタに保持しているデー
タの内まだ転送されていないデータのバイト数だけ前記
ソースアドレスレジスタの内容をカウントバッスする１
つのアドレスカウンタと，を備えて成ることを特徴とす
るDMAコントローラ。