JPH01147758A

JPH01147758A - チャネル装置

Info

Publication number: JPH01147758A
Application number: JP30812287A
Authority: JP
Inventors: Katsuhiro Yagi; 八木　且広
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-12-04
Filing date: 1987-12-04
Publication date: 1989-06-09
Anticipated expiration: 2011-09-04
Also published as: JP2531209B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はチャネル装置に関し、特に、チャネルと主記憶
装置との間のデータ転送が複数バイト単位で行なわれ、
チャネルと入出力装置との間のデータ転送がバイト単位
で行なわれるバイトマルチプレクサチャネル装置に関す
る。

（従来の技術）通常、チャネルと入出力装置との間でデータの転送を行
なう場合には、まず、ＣＰＵからの入出力命令によりチ
ャネル喝よび入出力装置が起動され、次に、チャネルが
ＣＰＵと並行して動作してチャネルと入出力装置および
主記憶装置との間で所定のシーケンスでデータ転送処理
が行なわれる。上述したバイトマルチプレクサチャネル
装置では、チャネルは主記憶装置から複数バイトのデー
タを読出して一時的に格納し、１バイトのデータごとに
入出力装置に転送するが、この１バイトのデータの転送
は、複数のステップからなる一連の処理を所定のシーケ
ンスで実行することにより行なわれる。このため、−旦
、チャネル内に格納された複数バイトのデータを全て入
出力装置に転送するためには、そのバイト数分だけ、上
述した所定のシーケンスで行なわれる一連の処理を繰返
す必要がある。従来のバイトマルチプレクサチャネル装
置は、−回の一連の処理ごとに、主記憶装置に対してデ
ータの送出を要求するメモリフェッチ要求を出す構成と
なっていた。

（発明が解決しようとする問題点〕上述した従来のバイトマルチプレクサチャネル装置は、
−回の一連の処理ごとに、主記憶装置に対してデータの
送出を要求するメモリフェッチ要求を出すため、主記憶
装置へのアクセス回数が増大し、バイトマルチプレクサ
チャネルのデータ転送を高速に行うことができず、さら
に、ブロックマルチプレクサチャネルやＣＰＵ等の他の
装置の処理を阻害するという欠点がある。

（問題点を解決するための手段）本発明のチャネル装置は、主記憶装置から読出された複数バイトのデータを一時的
に格納し、１バイトのデータごとに前記入出力装置に送
出するデータバッファと、前記主記憶装置から転送すべ
きデータを読出して前記データバッファに格納すること
を要求するメモリフェッチ要求を、該主記憶装置に対し
て送出するメモリフェッチ要求手段と、前記データバッファ中にデータが存在するかどうかを検
出し、検出信号を前記メモリフェッチ要求手段に送出す
るデータ量検出手段と、ＣＰｕからの入出力命令により
バイトマルチプレクサチャネル装置および入出力装置が
起動され、続いてデータ転送が行なわれるべき入出力装
置から所定のシーケンスで処理を実行するための要求が
バイトマルチプレクサチャネル装置に入力されると、該
要求を送出した入出力装置のデバイスアドレスを入出力
アドレスとして取込み、一時的に保持する第１の入出力
アドレス保持手段と、前記所定のシーケンスによりデー
タ転送処理が実行されている間に、前記第１の入出力ア
ドレス保持手段に保持されている入出力アドレスを取込
み、保持する第２の入出力アドレス保持手段と、前記所
定のシーケンスが終了し、続いて、データ転送が行なわ
れるべき入出力装置から前記所定のシーケンスで処理を
実行するための要求がバイトマルチプレクサチャネル装
置に入力されると、前記第１の入出力アドレス保持手段
に取込まれ、保持された入出力アドレスと前記第２の入
出力アドレス保持手段に保持されている入出力アドレス
とを比較してそれらの一致／不一致を検出し、それらの
一致を検出したときは一致検出信号を、不一致を検出し
たときは、メモリフェッチ要求を送出することを強制す
る信号をそれぞれ前記メモリフェッチ要求手段に送出す
る入出力アドレス比較手段とを有し、前記メモリフェッチ要求手段は、入出力アドレス比較手
段からの一致検出信号が入力され、かつ前記データ量検
出手段からの検出信号によりデータバッファ内にデータ
が保持されていることが確認された場合にはメモリフェ
ッチ要求を送出せず、入出力アドレス比較手段からの一
致検出信号が入力されてもデータバッファ内にデータが
存在しない場合あるいは入出力アドレス比較回路からの
メモリフェッチ要求を強制する信号が入力された場合に
メモリフェッチ要求を主記憶装置に送出するように構成
され、前記メモリフェッチ要求が送出されない場合には
、バイトマルチプレクサチャネル装置はデータバッファ
内に保持されているデータを用いてシーケンス処理を実
行するように構成されている。

（作用）複数の入出力装置に対してアクセスする場合、通常、そ
れぞれの入出力装置に転送すべきデータは、主記憶装置
内の異なる領域においてそれらの入出力装置に対応して
格納されており、バイトマルチプレクサチャネル装置が
書込み系動作（入出力装置へのデータの書込みおよび各
種制御信号の入出力装置への入力）を行なっている場合
に、アクセス対象である入出力装置が異なるときは（す
なわも、入出力アドレス（デバイス番号）が異なるとき
は）、そのつど、主記憶装置に対してメモリフェッチ要
求を出してデータ転送しようとする入出力装置に対応し
たデータをデータバッファに格納する必要があるが、同
一の入出力装置に対して連続してアクセスする場合は、
データバッファに保持されている未転送のデータを利用
できることが多く、この場合は、メモリフェッチ要求を
送出することを要しない。このことに着目し、入出力ア
ドレス比較手段により、前回のシーケンスでアクセスし
た入出力装置と今回のシーケンスでアクセスしようとし
ている入出力装置とが同一であることが検出され、かつ
データバッファ内に以前のシーケンス時にフェッチした
データが残存している場合は、新たにメモリフェッチ要
求を送出することなくその残存しているデータを転送さ
せることにより、メモリアクセス回数を減らすことがで
き、この結果、バイトマルチプレクサチャネルのデータ
転送を高速化することができ、あわせて他の装置におけ
る処理の遅延を防止することができる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のバイトマルチプレクサチャネル装置の
一実施例を用いた情報処理システムのブロック図、第２
図は第１図のバイトマルチプレクサチャネル装置の書込
み系動作時における動作シーケンスを示すタイミングチ
ャートである。

本実施例のバイトマルチプレクサチャネル装置３は、主
記憶装置４と入出力制御装置２および複数の入出力装置
１ａ〜１１との間に設けられており、書込み系動作時に
おいてメモリフェッチ要求を主記憶装置４へ送出するメ
モリフェッチ要求フリップフロップ１０と、メモリフェ
ッチ要求に対応して主記憶装置４からデータバス１３を
介して送られてくる複数バイト（本実施例では８バイト
とする）のデータを取込んで一時的に保持し、１バイト
のデータごとに、出力バス１１を介して転送するデータ
バッファ７と、データバッファ７内のデータ量を・検出
し、検出信号をメモリフェッチ要求フリップフロップ１
０に出力するデータ量検出レジスタ８と、前回のシーケ
ンスでアクセスした入出力装置のデバイス番号（入出力
アドレス）を保持する第２の入出力アドレスレジスタ６
と、今回のシーケンスでアクセスする入出力装置の入出
力アドレス（入力バス１２を介して入力される）を保持
する第１の入出力アドレスレジスタ５と、第１および第
２の入出力アドレスレジスタ５．６に保持されているそ
れぞれの入出力アドレスを比較し、その一致／不一致を
示す検出信号をメモリフェッチ要求フリップフロップ１
０へ出力する入出力アドレス比較回路９とを有している
。

主記憶装置４には、各入出力装置１ａ〜１１に対応して
、異なる領域に、転送すべきデータが記憶され、また、
データを格納するためのエリアが設けられている。入出
力制御装置２はバイトマルチプレクサチャネル装置３と
各入出力装置１１〜１１との間の入出力動作シーケンス
を制御し、入出力制御装置２と各入出力装置１ａ〜１１
間のデータ転送は、それぞれデバイスインターフェース
ＣＨ１〜ＣＨ１を介して行なわれる。

次に、本実施例の書込み系動作を説明する。

まず、ｃｐｕ　（不図示）からの入出力命令によりバイ
トマルチプレクサチャネル装置３．入出力制御装置２．
入出力装置１ａ〜１１が起動されると、バイトマルチプ
レクサチャネル装置３はＣＰＵと並行して動作し、デー
タ転送処理を実行する。この場合、まず、複数の入出力
装置１ａ〜１１のうちのデータ書込みが行なわれるべき
入出力装置（本実施例ではｌａとする）がバイトマルチ
プレクサチャネル装置３に対し、データ転送のための一
連のシーケンス処理を要求するリクエストイン信号を送
出する。バイトマルチプレクサチャネル装置３はこのリ
クエストイン信号を受信すると、これに応答してホール
ドアウト信号およびセレクトアウト信号を送出し、これ
らを受信した入出力装置１ａはオペレーショナルイン信
号を発する。続いて、時刻１．において、アドレスイン
信号とともに入出力アドレスが入力バス１２を介してバ
イトマルチプレクサチャネル装置３に入力され、このア
ドレス信号は第１の入出力アドレスレジスタ５に格納さ
れ、これに対応して入出力アドレスを受信したことを示
すコマンドアウト信号が発せられる。以上の動作が行な
われている間に、前回の一連のシーケンス処理時に第１
の入出力アドレスレジスタ５に保持された入出力アドレ
スの第２の入出力アドレスレジスタへの格納は完了して
いる。次に、入出力アドレス比較回路９は、第１および
第２の入出力アドレスレジスタ５．６に保持されている
入出力アドレスを比較し、それらの一致／不一致を検出
する。いま、仮に不一致であったとすると、メモリフェ
ッチ要求フリップ７０ツブＩＯがセットされ、セットさ
れたメモリフェッチ要求フリップフロップ１０は主記憶
装置４に対してデータフェッチを要求する。すると、主
記憶装置４から８バイトのデータがデータバス１３を介
してバイトマルチプレクサチャネル装置３に出力され、
データバッファ７に格納される。これにともない、デー
タ量検出レジスタ８の値が更新され、データバッファ７
内に８バイトのデータが格納されたことが検出されると
ともに、その検出信号はメモリフェッチ要求フリップフ
ロップｌＯに伝えられ、これがリセットされる。

続いて、時刻ｔ２において入出力装置１へからデータ書
込みを要求するサービスイン信号が発せられ、これに応
答して時刻ｔ３において、データバッファ７から１バイ
トのデータが読出されて出力バス１１を介して送出され
、時刻ｔ４においてサービスアウト信号が入出力装置１
へに対して送出され、このタイミングで入出力装置１ａ
にデータが書込まれる。このようにして、一連のシーケ
ンス処理は終了する。この状態では、データバッファ７
内には、入出力装置１ａに書込むべき７ビツトのデータ
が格納されている。

次のシーケンスでも、上述した一連のシーケンス処理が
繰返される。すなわち、再び、入出力装置１ａからリク
エストイン信号が送出され、一連のシーケンスが開始さ
れると、入出力アドレス比較回路９による第１および第
２の入出力アドレス　　ルジスタ５．６の入出力アドレ
スの比較ステップにおいて両アドレスの一致が検出され
、一致検出信号がメモリフェッチ要求フリップフロップ
１０に送出される。このとき、データ量検出レジスタ８
からの検出信号によってデータバッファ７内に７バイト
のデータが残存していることが確認されているので、メ
モリフェッチ要求フリップフロップ１０はセットされる
ことなくリセット状態を維持し、メモリフェッチ要求は
送出されない。その後、上述したように、入出力装置１
へからのサービスイン信号に対してデータバッファ７か
ら１バイトのデータが読出され、サービスアウト信号発
生タイミングでデータが書込まれる。なお、入出力アド
レス比較回路９により第１および第２の入出力アドレス
レジスタ５．６の入出力アドレスの一致が検出された場
合でも、データバッファ７内にデータが何ら格納されて
いない場合は、メモリフェッチ要求フリップフロップ１
０はセットされてメモリフェッチ要求が出力される。

〔発明の効果〕

以上説明したように本発明は、バイトマルチプレクサチ
ャネル装置の書込み系動作時において、同一の入出力装
置へのアクセスが連続する場合、データバッファ内に転
送データが残存しているときにはメモリフェッチ要求を
送出しない構成とすることにより、主記憶装置に対する
アクセス回数を減らすことができ、これにより、バイト
マルチプレクサチャネル装置のデータ転送を高速化する
ことができるとともに、他の装置における処理の遅延を
防止することができる効果がある。

【図面の簡単な説明】

第１図は本発明のバイトマルチプレクサチャネル装置の
一実施例を用いた情報処理システムのブロック図、第２
図は第１図のバイトマルチプレクサチャネル装置の書込
み系動作時における動作−シーケンスを示すタイミング
チャートである。１ａ〜１１・・・入出力装置、２・・・入出力制御装置、３・・・バイトマルチプレクサチャネル装置、４・・・
主記憶装置、５・・・第１の入出力アドレスレジスタ、６・・・第２
の入出力アドレスレジスタ、７・・・データバッファ、８・・・データ量検出レジスタ、９・・・入出力アドレス比較回路、１０・・メモリフェッチ要求フリップフロップ、１１・
・・出力バス、１２・・・入力バス、１３・・・データバス、ＣＨ，〜ＣＨＴｌ　・・・デバイスインタフェース。特許出願人　　日本電気株式会社代　理　人　　弁理士　内厚　晋第１図

Claims

【特許請求の範囲】チャネルと主記憶装置との間のデータ転送が複数バイト
単位で行なわれ、チャネルと入出力装置との間のデータ
転送がバイト単位で行なわれるバイトマルチプレクサチ
ャネル装置において、前記主記憶装置から読出された複
数バイトのデータを一時的に格納し、１バイトのデータ
ごとに前記入出力装置に送出するデータバッファと、前
記主記憶装置から転送すべきデータを読出して前記デー
タバッファに格納することを要求するメモリフェッチ要
求を、該主記憶装置に対して送出するメモリフェッチ要
求手段と、前記データバッファ中にデータが存在するかどうかを検
出し、検出信号を前記メモリフェッチ要求手段に送出す
るデータ量検出手段と、ＣＰＵからの入出力命令によりバイトマルチプレクサチ
ャネル装置および入出力装置が起動され、続いてデータ
転送が行なわれるべき入出力装置から所定のシーケンス
で処理を実行するための要求がバイトマルチプレクサチ
ャネル装置に入力されると、該要求を送出した入出力装
置のデバイスアドレスを入出力アドレスとして取込み、
一時的に保持する第１の入出力アドレス保持手段と、前
記所定のシーケンスによりデータ転送処理が実行されて
いる間に、前記第１の入出力アドレス保持手段に保持さ
れている入出力アドレスを取込み、保持する第２の入出
力アドレス保持手段と、前記所定のシーケンスが終了し
、続いて、データ転送が行なわれるべき入出力装置から
前記所定のシーケンスで処理を実行するための要求がバ
イトマルチプレクサチャネル装置に入力されると、前記
第１の入出力アドレス保持手段に取込まれ、保持された
入出力アドレスと前記第２の入出力アドレス保持手段に
保持されている入出力アドレスとを比較してそれらの一
致／不一致を検出し、それらの一致を検出したときは一
致検出信号を、不一致を検出したときは、メモリフェッ
チ要求を送出することを強制する信号をそれぞれ前記メ
モリフェッチ要求手段に送出する入出力アドレス比較手
段とを有し、前記メモリフェッチ要求手段は、入出力アドレス比較手
段からの一致検出信号が入力され、かつ前記データ量検
出手段からの検出信号によりデータバッファ内にデータ
が保持されていることが確認された場合にはメモリフェ
ッチ要求を送出せず、入出力アドレス比較手段からの一
致検出信号が入力されてもデータバッファ内にデータが
存在しない場合あるいは入出力アドレス比較回路からの
メモリフェッチ要求を強制する信号が入力された場合に
メモリフェッチ要求を主記憶装置に送出するように構成
され、前記メモリフェッチ要求が送出されない場合には
、バイトマルチプレクサチャネル装置はデータバッファ
内に保持されているデータを用いてシーケンス処理を実
行することを特徴とするバイトマルチプレクサチャネル
装置。