JPS60168257A - ダイレクトメモリアクセスバツフア管理方式 - Google Patents
ダイレクトメモリアクセスバツフア管理方式Info
- Publication number
- JPS60168257A JPS60168257A JP2180884A JP2180884A JPS60168257A JP S60168257 A JPS60168257 A JP S60168257A JP 2180884 A JP2180884 A JP 2180884A JP 2180884 A JP2180884 A JP 2180884A JP S60168257 A JPS60168257 A JP S60168257A
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- JP
- Japan
- Prior art keywords
- transfer
- circuit
- data
- dma
- memory
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ダイレクトメモリアクセス(DMA)転送回
路に設定する転送アドレスおよび転送データサイズの設
定方法に関する。
路に設定する転送アドレスおよび転送データサイズの設
定方法に関する。
従来からのI)HA転送回路を有する処理装置の構成例
を第1図に、転送シーケンス例を第2図に示す。
を第1図に、転送シーケンス例を第2図に示す。
第1図において、1は処理装置、2は処理装置全体の制
御を行う処理回路(CPU)、3はメモリ、4はDMA
転送回路、5はメモリとの間で転送対象となるデータの
送信/受信源であるデータ回路でおる。
御を行う処理回路(CPU)、3はメモリ、4はDMA
転送回路、5はメモリとの間で転送対象となるデータの
送信/受信源であるデータ回路でおる。
第2図において、イはcpv 2よシ発行されたDMA
転送指示、口はDMA転送回路4がメモリ3上の転送先
頭アドレスおよび転送データサイズを読み取るメモリリ
ード信号、ハは読み取ったアドレスおよびデータサイズ
、二は転送データ、ホはDMA転送の終了を示す終了報
告である。
転送指示、口はDMA転送回路4がメモリ3上の転送先
頭アドレスおよび転送データサイズを読み取るメモリリ
ード信号、ハは読み取ったアドレスおよびデータサイズ
、二は転送データ、ホはDMA転送の終了を示す終了報
告である。
第1図、第2図を用いて、データ回路5からメモリ5へ
DMA転送を行う場合について以下説明する。
DMA転送を行う場合について以下説明する。
先ず受信に先立ち、cpv 2はDMA転送回路4へD
MA転送指示「イ」を発行する。DMA転送回路4は前
記指示「イ」を受領すると転送すべき先頭アドレスおよ
び転送データサイズを読み取るためにメそリリード信号
「口」を発行する。
MA転送指示「イ」を発行する。DMA転送回路4は前
記指示「イ」を受領すると転送すべき先頭アドレスおよ
び転送データサイズを読み取るためにメそリリード信号
「口」を発行する。
この場合、DMA転送回路4はメモリ3のシステムエリ
ア内のあらかじめ特定されたアドレスのメモリリードを
行うことになる。
ア内のあらかじめ特定されたアドレスのメモリリードを
行うことになる。
前記信号「口」に対するアドレスおよびデータサイズ「
ハ」を読み取ると、次に該アドレスおよびデータサイズ
「ハ」をDMA転送回路4に設定する。以上述べた転送
前準備の後、データ回路5からメモリ5ヘデータ転送「
二」が開始され、終了条件が整うまで継続される。終了
を検出するとcpv 2へDMA転送回路4は終了報告
「ホ」Kよシ転送を終了させる。
ハ」を読み取ると、次に該アドレスおよびデータサイズ
「ハ」をDMA転送回路4に設定する。以上述べた転送
前準備の後、データ回路5からメモリ5ヘデータ転送「
二」が開始され、終了条件が整うまで継続される。終了
を検出するとcpv 2へDMA転送回路4は終了報告
「ホ」Kよシ転送を終了させる。
以上、述べたDMA転送において、例えば、データ回路
5にて高速でかつ多量のデータが発生しメモリへ転送を
行う場合を想定する。
5にて高速でかつ多量のデータが発生しメモリへ転送を
行う場合を想定する。
この場合、次々と発生ずるm回転送を速やかに行うため
には、第2図にかける「イ」〜「ハ」をbかに早くして
次の転送を開始するかという点が鍵になる。即ち、転送
が一旦終了するとcpv2は次の転送開始に備え、直ち
にメモリ3内の受信エリアを書き直す必要がある。
には、第2図にかける「イ」〜「ハ」をbかに早くして
次の転送を開始するかという点が鍵になる。即ち、転送
が一旦終了するとcpv2は次の転送開始に備え、直ち
にメモリ3内の受信エリアを書き直す必要がある。
ところが、cpv2は処理装置1の使用目的によっても
差異はあるが一般にはプログラム制御化されたものが多
い。従って、この処理の実行にはプロセッサが関与する
。このため、このプログラムによる処理遅延がDMA転
送の実行可能回数およびデータ回路からの入力速度に制
限を与える欠点がある。
差異はあるが一般にはプログラム制御化されたものが多
い。従って、この処理の実行にはプロセッサが関与する
。このため、このプログラムによる処理遅延がDMA転
送の実行可能回数およびデータ回路からの入力速度に制
限を与える欠点がある。
本発明の目的は、上記した従来技術の欠点をなくシ、受
信処理の高速化をはかることのできるダイレクトメモリ
アクセスバッファ管理方式を提供することにある。
信処理の高速化をはかることのできるダイレクトメモリ
アクセスバッファ管理方式を提供することにある。
上記した目的を達成するために、本発明は、メモリ上の
ダイレクトメモリアクセスのための先頭アドレスおよび
転送データサイズをあらかじめファーストイン・ファー
ストアウト(FIFO)回路に格納し、転送するための
メモリアドレスを設定する毎に、前記1110回路から
読み出し、1)HA転送回路に設定するようにしたもの
である〔発明の実施例〕 以下、本発明の一実施例上図面によシ説明する。第3図
は、処理装置の構成例、第4図は転送シーケンス例であ
る。
ダイレクトメモリアクセスのための先頭アドレスおよび
転送データサイズをあらかじめファーストイン・ファー
ストアウト(FIFO)回路に格納し、転送するための
メモリアドレスを設定する毎に、前記1110回路から
読み出し、1)HA転送回路に設定するようにしたもの
である〔発明の実施例〕 以下、本発明の一実施例上図面によシ説明する。第3図
は、処理装置の構成例、第4図は転送シーケンス例であ
る。
第3図において、1〜5までは第1図と同一であシ、6
はメモリアドレスおよびデータサイズの格納のためのフ
ァーストイン・ファーストアウト(FIFO) 回路で
ある。第4図において、トはcpv 2から1110回
路6へのアドレスおよびデータサイズ格納信号、チはD
MA転送回路4が1110回路6に格納されているアド
レスシよびデータサイズを読み取るリード信号である。
はメモリアドレスおよびデータサイズの格納のためのフ
ァーストイン・ファーストアウト(FIFO) 回路で
ある。第4図において、トはcpv 2から1110回
路6へのアドレスおよびデータサイズ格納信号、チはD
MA転送回路4が1110回路6に格納されているアド
レスシよびデータサイズを読み取るリード信号である。
第4図に示す転送シーケンスを用いてデータ回路5から
メモリ3へDMA転送を行う場合について以下説明する
。
メモリ3へDMA転送を行う場合について以下説明する
。
先ず、受信に先立ち、cpv 2は、1110回路6へ
、 DMAされるべきメモリ3上の先頭アドレスおよび
転送データサイズをアドレスおよびデータサイズ格納信
号「ト」によシ設定する。ここで、cpv2は、データ
回路5からの複数のデータが受信できる様に1メモリ3
上の受信バッファの先頭アドレスおよび転送データサイ
ズを可能な限シ設定する。
、 DMAされるべきメモリ3上の先頭アドレスおよび
転送データサイズをアドレスおよびデータサイズ格納信
号「ト」によシ設定する。ここで、cpv2は、データ
回路5からの複数のデータが受信できる様に1メモリ3
上の受信バッファの先頭アドレスおよび転送データサイ
ズを可能な限シ設定する。
続いて、CPU 2はDMA転送回路4へDMA転送指
示「イ」を発行する。DMA転送回路4は前記指示「イ
」を受領すると転送すべき先頭アドレスおよび転送デー
タサイズを読み取るためのリード信号「チ」を発行する
。これにより、従来DMA転送回路4がメモリ3のシス
テムエリア内のあらかじめ特定されたアドレスのメモリ
リードを行っていた動作と同じ事を実行したことになる
。
示「イ」を発行する。DMA転送回路4は前記指示「イ
」を受領すると転送すべき先頭アドレスおよび転送デー
タサイズを読み取るためのリード信号「チ」を発行する
。これにより、従来DMA転送回路4がメモリ3のシス
テムエリア内のあらかじめ特定されたアドレスのメモリ
リードを行っていた動作と同じ事を実行したことになる
。
前記信号「チ」に対するアドレスおよびデータサイズ「
ハ」を読み取ると、次に該アドレスおよびデータサイズ
「ハ」をDMA転送回路4に設定する。
ハ」を読み取ると、次に該アドレスおよびデータサイズ
「ハ」をDMA転送回路4に設定する。
以上述べた転送前準備の後、データ回路5からメそす3
ヘデータ転送「二」が開始され、終了条件が整うまで継
続される。終了を検出するとCPU 2へDMA転送回
路4は終了報告「ホ」Kよシ転送を終了させる。
ヘデータ転送「二」が開始され、終了条件が整うまで継
続される。終了を検出するとCPU 2へDMA転送回
路4は終了報告「ホ」Kよシ転送を終了させる。
続いて、データ回路5からメモリ3へ転送する場合、第
4図において「チ」から始まる転送シーケンスに従えば
転送可能である。
4図において「チ」から始まる転送シーケンスに従えば
転送可能である。
本発明によれば、従来、 I)MA転送において必要で
あったメモリ先頭アドレスおよび転送データサイズの設
定をCPUの関与なしに可能にするため、受信データの
DMA転送の区切シの許容最小時間が大幅に小さくなる
。これは、データ回路5からの入力データ間隔を極めて
小さくできる事を意味する。
あったメモリ先頭アドレスおよび転送データサイズの設
定をCPUの関与なしに可能にするため、受信データの
DMA転送の区切シの許容最小時間が大幅に小さくなる
。これは、データ回路5からの入力データ間隔を極めて
小さくできる事を意味する。
例えば、cpvが関与する場合を考えてみると受信エリ
アの取)替え等の受信準備を必要とするため速い処理装
置(1ステップ=1マイクロ秒)でも約50ステツプは
かかると予想される。
アの取)替え等の受信準備を必要とするため速い処理装
置(1ステップ=1マイクロ秒)でも約50ステツプは
かかると予想される。
これは、(50ステップ×1マイクロ秒)−” =20
1ワード/秒の速度制限を意味する。ところが、本発明
によれば、高々1マイクロ秒で実現可能であるため上記
速度制限を約50倍に増加させる事ができる。
1ワード/秒の速度制限を意味する。ところが、本発明
によれば、高々1マイクロ秒で実現可能であるため上記
速度制限を約50倍に増加させる事ができる。
また、転送データサイズを可変とするシステムKkいて
は、メモリ先頭アドレスおよび転送データサイズをFI
FO内に格納する時に変更後の一先頭アドレスおよびデ
ータサイズを格納することによシ対応可能である。
は、メモリ先頭アドレスおよび転送データサイズをFI
FO内に格納する時に変更後の一先頭アドレスおよびデ
ータサイズを格納することによシ対応可能である。
第1図は、従来技術による処理装置の構成例を示す図、
第2図は、従来技術による転送シーケンス、第3図は、
本発明による処理装置の構成例を示す図、第4図は、本
発明による転送シーケンスである。 1・・・処理装置 2・・・処理回路(cpv)3・・
・メモリ 4・・・ダイレクトメモリアクセス(1)HA)転送回
路5・・・データ回路 6・・・ファーストイン・ファーストアウト(FIFO
)回路 イ・、、 DMA転送指示 口・・・メモリリード信号
ハ・・・アドレスおよびデータサイズ ニ・・・転送データ ホ・・・終了報告ト・・・アドレ
スおよびデータサイズ格納信号チ・・・リード信号 第2図 第1頁の続き @発明者矢代 善− @発明者西脇 峰雄 武蔵野市緑町3丁目9番11号 日本電信電話公社武蔵
野電気通信研究所内 武蔵野市緑町3丁目9番11号 日本電信電話公社武蔵
野電気通信研究所内
第2図は、従来技術による転送シーケンス、第3図は、
本発明による処理装置の構成例を示す図、第4図は、本
発明による転送シーケンスである。 1・・・処理装置 2・・・処理回路(cpv)3・・
・メモリ 4・・・ダイレクトメモリアクセス(1)HA)転送回
路5・・・データ回路 6・・・ファーストイン・ファーストアウト(FIFO
)回路 イ・、、 DMA転送指示 口・・・メモリリード信号
ハ・・・アドレスおよびデータサイズ ニ・・・転送データ ホ・・・終了報告ト・・・アドレ
スおよびデータサイズ格納信号チ・・・リード信号 第2図 第1頁の続き @発明者矢代 善− @発明者西脇 峰雄 武蔵野市緑町3丁目9番11号 日本電信電話公社武蔵
野電気通信研究所内 武蔵野市緑町3丁目9番11号 日本電信電話公社武蔵
野電気通信研究所内
Claims (1)
- ダイレクトメモリアクセス(DMA)転送回路を有する
処理装置にかいて、該処理装置が有するメモリとの間で
DMA転送を開始する場合に、前記メモリ上の先頭アド
レスシよびDMA転送スるデータサイズを複数個記憶す
るファーストイン・ファーストアウト回路を設け、DM
A転送に先立ち該回路よシ前記メモリ上の先頭アドレス
およびI)MA転送するデータサイズを取シ出し、 I
)HA転送回路内に設定することを特徴とするダイレク
トメモリアクセスバッファ管理方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2180884A JPS60168257A (ja) | 1984-02-10 | 1984-02-10 | ダイレクトメモリアクセスバツフア管理方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2180884A JPS60168257A (ja) | 1984-02-10 | 1984-02-10 | ダイレクトメモリアクセスバツフア管理方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60168257A true JPS60168257A (ja) | 1985-08-31 |
Family
ID=12065350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2180884A Pending JPS60168257A (ja) | 1984-02-10 | 1984-02-10 | ダイレクトメモリアクセスバツフア管理方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60168257A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01293431A (ja) * | 1988-05-23 | 1989-11-27 | Toshiba Corp | メモリアクセス方式 |
-
1984
- 1984-02-10 JP JP2180884A patent/JPS60168257A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01293431A (ja) * | 1988-05-23 | 1989-11-27 | Toshiba Corp | メモリアクセス方式 |
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