JPH05108548A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
- Publication number
- JPH05108548A JPH05108548A JP3266551A JP26655191A JPH05108548A JP H05108548 A JPH05108548 A JP H05108548A JP 3266551 A JP3266551 A JP 3266551A JP 26655191 A JP26655191 A JP 26655191A JP H05108548 A JPH05108548 A JP H05108548A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- dma
- stop
- register
- auto
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Abstract
(57)【要約】
【目的】 ＤＭＡ転送での転送データ数および転送先ア
ドレスを保証してＣＰＵによるＤＭＡコントローラの制
御を容易にすることを目的とする。 【構成】 オートイニシャライズ動作設定に際して、Ｄ
ＭＡ転送実行中の次回の転送時の先頭アドレス、転送サ
イズのどちらかまたは両方の再設定が実行されなかった
場合にオートイニシャライズ動作を停止させることを特
徴とする。
ドレスを保証してＣＰＵによるＤＭＡコントローラの制
御を容易にすることを目的とする。 【構成】 オートイニシャライズ動作設定に際して、Ｄ
ＭＡ転送実行中の次回の転送時の先頭アドレス、転送サ
イズのどちらかまたは両方の再設定が実行されなかった
場合にオートイニシャライズ動作を停止させることを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、転送サイズおよびまた
は転送先アドレスの両方またはどちらか一方の自動設定
により連続してＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）転送が行えるＤＭＡコントローラに関す
る。
は転送先アドレスの両方またはどちらか一方の自動設定
により連続してＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）転送が行えるＤＭＡコントローラに関す
る。
【０００２】
【従来の技術】図２に従来のＤＭＡコントローラの一例
のブロック図を示す。従来のＤＭＡコントローラでは、
転送サイズレジスタ９および転送先アドレスレジスタ１
４に対してＣＰＵから設定値が書き込まれ、ＤＭＡ転送
開始時に転送サイズカウンタ１１へ転送サイズレジスタ
９の設定値をロードし、転送先アドレスカウンタ１６へ
転送先アドレスレジスタ１４の設定値をロードし、転送
サイズカウンタ１１と転送先アドレスカウンタ１６との
値を用いてＤＭＡ転送を実行していた。このときに、最
初のＤＭＡ転送終了から次のＤＭＡ転送開始までの期間
にＣＰＵがＤＭＡコントローラに対して次のＤＭＡ転送
実行時の転送サイズを転送サイズレジスタ９に、また転
送先先頭アドレスを転送先アドレスレジスタ１４に設定
することによって発生するオーバヘッドを最小限に抑え
る目的で、ＤＭＡ転送実行中にＣＰＵが転送サイズレジ
スタ９と転送先アドレスレジスタ１４とに次回のＤＭＡ
転送実行時の転送サイズと転送先先頭アドレスとを書き
込んでおき、ＤＭＡ転送終了時に自動的に転送サイズレ
ジスタ９の設定値を転送サイズカウンタ１１に、また転
送先アドレスレジスタ１４の設定値を転送先アドレスカ
ウンタ１６にロードし、ＤＭＡ転送を継続する動作（以
下、オートイニシャライズ動作という）が用意されてい
た。図５に示す動作タイミイグ図は、この従来例の動作
を示す。
のブロック図を示す。従来のＤＭＡコントローラでは、
転送サイズレジスタ９および転送先アドレスレジスタ１
４に対してＣＰＵから設定値が書き込まれ、ＤＭＡ転送
開始時に転送サイズカウンタ１１へ転送サイズレジスタ
９の設定値をロードし、転送先アドレスカウンタ１６へ
転送先アドレスレジスタ１４の設定値をロードし、転送
サイズカウンタ１１と転送先アドレスカウンタ１６との
値を用いてＤＭＡ転送を実行していた。このときに、最
初のＤＭＡ転送終了から次のＤＭＡ転送開始までの期間
にＣＰＵがＤＭＡコントローラに対して次のＤＭＡ転送
実行時の転送サイズを転送サイズレジスタ９に、また転
送先先頭アドレスを転送先アドレスレジスタ１４に設定
することによって発生するオーバヘッドを最小限に抑え
る目的で、ＤＭＡ転送実行中にＣＰＵが転送サイズレジ
スタ９と転送先アドレスレジスタ１４とに次回のＤＭＡ
転送実行時の転送サイズと転送先先頭アドレスとを書き
込んでおき、ＤＭＡ転送終了時に自動的に転送サイズレ
ジスタ９の設定値を転送サイズカウンタ１１に、また転
送先アドレスレジスタ１４の設定値を転送先アドレスカ
ウンタ１６にロードし、ＤＭＡ転送を継続する動作（以
下、オートイニシャライズ動作という）が用意されてい
た。図５に示す動作タイミイグ図は、この従来例の動作
を示す。
【０００３】
【発明が解決しようとする課題】このような従来のＤＭ
Ａコントローラのオートイニシャライズ動作では、１回
のＤＭＡ転送開始から終了までの期間に次回のＤＭＡ転
送用の転送サイズレジスタおよび転送先アドレスレジス
タをＣＰＵが再設定する必要があり、ＣＰＵの割り込み
処理やＤＭＡコントローラとＣＰＵ間の優先順位等の要
因によってＤＭＡ転送終了までにレジスタの再設定が実
施されなかった場合に、新たなＤＭＡ転送要求の発生に
より各レジスタ内容の再設定の有無と関係なしに転送サ
イズレジスタの内容を転送サイズカウンタに、また転送
先アドレスレジスタの内容を転送先アドレスカウンタに
ロードしてＤＭＡ転送を開始するので、転送サイズカウ
ンタおよび転送先アドレスカウンタの値が誤ったものに
なり、次回のＤＭＡ転送での転送データ数および転送先
アドレスが保証されない欠点があった。
Ａコントローラのオートイニシャライズ動作では、１回
のＤＭＡ転送開始から終了までの期間に次回のＤＭＡ転
送用の転送サイズレジスタおよび転送先アドレスレジス
タをＣＰＵが再設定する必要があり、ＣＰＵの割り込み
処理やＤＭＡコントローラとＣＰＵ間の優先順位等の要
因によってＤＭＡ転送終了までにレジスタの再設定が実
施されなかった場合に、新たなＤＭＡ転送要求の発生に
より各レジスタ内容の再設定の有無と関係なしに転送サ
イズレジスタの内容を転送サイズカウンタに、また転送
先アドレスレジスタの内容を転送先アドレスカウンタに
ロードしてＤＭＡ転送を開始するので、転送サイズカウ
ンタおよび転送先アドレスカウンタの値が誤ったものに
なり、次回のＤＭＡ転送での転送データ数および転送先
アドレスが保証されない欠点があった。
【０００４】本発明は、このような欠点を除去するもの
で、ＤＭＡ転送での転送データ数および転送先アドレス
を保証する手段をもつＤＭＡコントローラ装置を提供す
ることを目的とする。
で、ＤＭＡ転送での転送データ数および転送先アドレス
を保証する手段をもつＤＭＡコントローラ装置を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】本発明は、ＤＭＡ転送動
作が一巡する以前にこの一巡につづく一巡中に行われる
ＤＭＡ転送動作の回数を示す設定値が書き込まれる転送
サイズレジスタと、ＤＭＡ転送動作が一巡する以前にこ
の一巡につづく一巡中に行われるＤＭＡ転送動作にかか
わる転送先先頭アドレスが書き込まれる転送先アドレス
レジスタと、上記転送サイズレジスタの設定値で示され
た回数のＤＭＡ転送動作が終了すると、上記転送サイズ
レジスタおよび転送先アドレスレジスタのそれぞれの設
定値を用いてＤＭＡ転送動作を再開する手段およびＤＭ
Ａ転送動作が一巡したことを示す転送終了ステータス信
号を生成する手段とを有するＤＭＡコントローラ制御部
とを備えたＤＭＡコントローラにおいて、上記ＤＭＡコ
ントローラ制御部は、オートイニシャライズ動作を停止
するモードが設定されていることを示すオートイニシャ
ライズ停止動作設定信号およびＤＭＡ転送動作中に転送
サイズレジスタまたは転送先アドレスレジスタのいずれ
か一方またはこの二つのレジスタの両方に新しい設定値
が書き込まれたことを示すレジスタ書き込み確認ステー
タス信号を生成する手段を有し、上記ＤＭＡコントロー
ラ制御部で生成された転送終了ステータス信号、オート
イニシャライズ停止動作設定信号およびレジスタ書き込
み確認ステータス信号のそれぞれがアクティブであると
きに停止要求信号を生成するオートイニシャライズ動作
終了判定部と、このオートイニシャライズ動作終了判定
部からの停止要求信号に応じてオートイニシャライズ動
作を停止させる手段およびオートイニシャライズ動作を
停止させたことを示す停止ステータス信号を生成する手
段を有するオートイニシャライズ動作停止部とを備えた
ことを特徴とする。
作が一巡する以前にこの一巡につづく一巡中に行われる
ＤＭＡ転送動作の回数を示す設定値が書き込まれる転送
サイズレジスタと、ＤＭＡ転送動作が一巡する以前にこ
の一巡につづく一巡中に行われるＤＭＡ転送動作にかか
わる転送先先頭アドレスが書き込まれる転送先アドレス
レジスタと、上記転送サイズレジスタの設定値で示され
た回数のＤＭＡ転送動作が終了すると、上記転送サイズ
レジスタおよび転送先アドレスレジスタのそれぞれの設
定値を用いてＤＭＡ転送動作を再開する手段およびＤＭ
Ａ転送動作が一巡したことを示す転送終了ステータス信
号を生成する手段とを有するＤＭＡコントローラ制御部
とを備えたＤＭＡコントローラにおいて、上記ＤＭＡコ
ントローラ制御部は、オートイニシャライズ動作を停止
するモードが設定されていることを示すオートイニシャ
ライズ停止動作設定信号およびＤＭＡ転送動作中に転送
サイズレジスタまたは転送先アドレスレジスタのいずれ
か一方またはこの二つのレジスタの両方に新しい設定値
が書き込まれたことを示すレジスタ書き込み確認ステー
タス信号を生成する手段を有し、上記ＤＭＡコントロー
ラ制御部で生成された転送終了ステータス信号、オート
イニシャライズ停止動作設定信号およびレジスタ書き込
み確認ステータス信号のそれぞれがアクティブであると
きに停止要求信号を生成するオートイニシャライズ動作
終了判定部と、このオートイニシャライズ動作終了判定
部からの停止要求信号に応じてオートイニシャライズ動
作を停止させる手段およびオートイニシャライズ動作を
停止させたことを示す停止ステータス信号を生成する手
段を有するオートイニシャライズ動作停止部とを備えた
ことを特徴とする。
【０００６】
【作用】オートイニシャライズ動作終了判定部が転送終
了ステータス信号とオートイニシャライズ停止動作設定
信号とレジスタ書き込み確認ステータス信号とを用いて
停止ステータス信号をオートイニシャライズ動作停止部
へ入力し、この入力信号によってオートイニシャライズ
動作停止部がＤＭＡコントローラ制御部を停止させて停
止ステータス信号を出力する。
了ステータス信号とオートイニシャライズ停止動作設定
信号とレジスタ書き込み確認ステータス信号とを用いて
停止ステータス信号をオートイニシャライズ動作停止部
へ入力し、この入力信号によってオートイニシャライズ
動作停止部がＤＭＡコントローラ制御部を停止させて停
止ステータス信号を出力する。
【０００７】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１は本発明の一実施例のＤＭＡコント
ローラを示すブロック図である。図３は図１の実施例の
ＤＭＡコントローラを応用した一つの例についての説明
用詳細ブロック図である。図４は図３の実施例の動作タ
イミイグ図である。各図において、同一の番号または記
号を付してあるものは同等の機能を持つことを示し、ま
た、以下の説明文において（ ）内で示す記号は図４の
タイミイグ図の参照記号に対応している。
して説明する。図１は本発明の一実施例のＤＭＡコント
ローラを示すブロック図である。図３は図１の実施例の
ＤＭＡコントローラを応用した一つの例についての説明
用詳細ブロック図である。図４は図３の実施例の動作タ
イミイグ図である。各図において、同一の番号または記
号を付してあるものは同等の機能を持つことを示し、ま
た、以下の説明文において（ ）内で示す記号は図４の
タイミイグ図の参照記号に対応している。
【０００８】この実施例は、図１に示すように、オート
イニシャライズ動作終了判定部１と、このオートイニシ
ャライズ動作終了判定部１からの停止要求信号５によっ
てオートイニシャライズ動作を停止させ、オートイニシ
ャライズ動作を停止させたことを示す停止ステータス信
号７を生成するオートイニシャライズ動作停止部６と、
転送サイズレジスタ９と、転送サイズカウンタ１１と、
転送先アドレスレジスタ１４と、転送先アドレスカウン
タ１６とを含み、一回のＤＭＡ転送動作が終了したこと
を示す転送終了ステータス信号２、オートイニシャライ
ズを停止するモードが設定されていることを示すオート
イニシャライズ停止動作設定信号３およびＤＭＡ転送動
作中に転送サイズレジスタ９または転送先アドレスレジ
スタ１４のいずれか一方または両方に新しい設定値が書
き込まれたことを示すレジスタ書き込み確認ステータス
信号４を生成するＤＭＡコントローラ制御部２５とを備
える。すなわち、この実施例は、ＤＭＡ転送動作が一巡
する以前にこの一巡につづく一巡中に行われるＤＭＡ転
送動作の回数を示す設定値が書き込まれる転送サイズレ
ジスタ９と、ＤＭＡ転送動作が一巡するする以前にこの
一巡につづく一巡中に行われるＤＭＡ転送動作にかかわ
る転送先先頭アドレスが書き込まれる転送先アドレスレ
ジスタ１４と、転送サイズレジスタ９の設定値で示され
た回数のＤＭＡ転送動作が終了すると、転送サイズレジ
スタ９および転送先アドレスレジスタ１４のそれぞれの
設定値を用いてＤＭＡ転送動作を再開する手段およびＤ
ＭＡ転送動作が一巡したことを示す転送終了ステータス
信号２を生成する手段とを有するＤＭＡコントローラ制
御部２５とを備え、さらに、本発明の特徴とする手段と
して、ＤＭＡコントローラ制御部２５は、オートイニシ
ャライズ動作を停止するモードが設定されていることを
示すオートイニシャライズ停止動作設定信号３およびＤ
ＭＡ転送動作中に転送サイズレジスタ９または転送先ア
ドレスレジスタ１４のいずれか一方またはこの二つのレ
ジスタの両方に新しい設定値が書き込まれたことを示す
レジスタ書き込み確認ステータス信号４を生成する手段
を有し、ＤＭＡコントローラ制御部２５で生成された転
送終了ステータス信号２、オートイニシャライズ停止動
作設定信号３およびレジスタ書き込み確認ステータス信
号４のそれぞれがアクティブであるときに停止要求信号
５を生成するオートイニシャライズ動作終了判定部１
と、このオートイニシャライズ動作終了判定部１からの
停止要求信号５に応じてオートイニシャライズ動作を停
止させる手段およびオートイニシャライズ動作を停止さ
せたことを示す停止ステータス信号７を生成する手段を
有するオートイニシャライズ動作停止部６とを備える。
イニシャライズ動作終了判定部１と、このオートイニシ
ャライズ動作終了判定部１からの停止要求信号５によっ
てオートイニシャライズ動作を停止させ、オートイニシ
ャライズ動作を停止させたことを示す停止ステータス信
号７を生成するオートイニシャライズ動作停止部６と、
転送サイズレジスタ９と、転送サイズカウンタ１１と、
転送先アドレスレジスタ１４と、転送先アドレスカウン
タ１６とを含み、一回のＤＭＡ転送動作が終了したこと
を示す転送終了ステータス信号２、オートイニシャライ
ズを停止するモードが設定されていることを示すオート
イニシャライズ停止動作設定信号３およびＤＭＡ転送動
作中に転送サイズレジスタ９または転送先アドレスレジ
スタ１４のいずれか一方または両方に新しい設定値が書
き込まれたことを示すレジスタ書き込み確認ステータス
信号４を生成するＤＭＡコントローラ制御部２５とを備
える。すなわち、この実施例は、ＤＭＡ転送動作が一巡
する以前にこの一巡につづく一巡中に行われるＤＭＡ転
送動作の回数を示す設定値が書き込まれる転送サイズレ
ジスタ９と、ＤＭＡ転送動作が一巡するする以前にこの
一巡につづく一巡中に行われるＤＭＡ転送動作にかかわ
る転送先先頭アドレスが書き込まれる転送先アドレスレ
ジスタ１４と、転送サイズレジスタ９の設定値で示され
た回数のＤＭＡ転送動作が終了すると、転送サイズレジ
スタ９および転送先アドレスレジスタ１４のそれぞれの
設定値を用いてＤＭＡ転送動作を再開する手段およびＤ
ＭＡ転送動作が一巡したことを示す転送終了ステータス
信号２を生成する手段とを有するＤＭＡコントローラ制
御部２５とを備え、さらに、本発明の特徴とする手段と
して、ＤＭＡコントローラ制御部２５は、オートイニシ
ャライズ動作を停止するモードが設定されていることを
示すオートイニシャライズ停止動作設定信号３およびＤ
ＭＡ転送動作中に転送サイズレジスタ９または転送先ア
ドレスレジスタ１４のいずれか一方またはこの二つのレ
ジスタの両方に新しい設定値が書き込まれたことを示す
レジスタ書き込み確認ステータス信号４を生成する手段
を有し、ＤＭＡコントローラ制御部２５で生成された転
送終了ステータス信号２、オートイニシャライズ停止動
作設定信号３およびレジスタ書き込み確認ステータス信
号４のそれぞれがアクティブであるときに停止要求信号
５を生成するオートイニシャライズ動作終了判定部１
と、このオートイニシャライズ動作終了判定部１からの
停止要求信号５に応じてオートイニシャライズ動作を停
止させる手段およびオートイニシャライズ動作を停止さ
せたことを示す停止ステータス信号７を生成する手段を
有するオートイニシャライズ動作停止部６とを備える。
【０００９】次に、この実施例の動作を説明する。ＤＭ
Ａコントローラ２６はＤＭＡ転送要求信号１８がアクテ
ィブになると、バス解放要求信号１９をアクティブにし
てＣＰＵに外部アドレス・データバス２２の解放を要求
する。バス解放要求信号１９が出力されると、ＣＰＵは
バス解放承認記号２０をアクティブにして外部アドレス
・データバス２２を解放し、ＤＭＡコントローラ２６は
ＤＭＡ転送要求承認信号２１をアクティブにしてＤＭＡ
転送を開始することをＤＭＡ転送要求デバイスに知らせ
る（Ａ、Ｂ）。このときに、ＤＭＡコントローラ制御部
２５は転送サイズレジスタ９の内容を転送サイズカウン
タロード信号１０によって転送サイズカウンタ１１にロ
ードし（Ｉ、Ｋ）、転送先アドレスレジスタ１４の内容
を転送先アドレスカウンタロード信号１５によって転送
先アドレスカウンタ１６にロードし（Ｊ、Ｌ）、レジス
タ書き込み確認ステータス信号４をアクティブにする
（Ｆ）。ＤＭＡコントローラ制御部２５は転送サイズカ
ウンタ１１と転送先アドレスカウンタ１６との値によっ
てＤＭＡ転送動作を実行し、転送サイズレジスタ９によ
って設定された分のデータ転送が終了すると、転送終了
ステータス信号２をアクティブにし（Ｄ）、転送終了を
オートイニシャライズ動作終了判定部１に通知する。Ｄ
ＭＡ転送実行中に転送サイズレジスタ９に対する書き込
み動作があった場合に、ＤＭＡコントローラ制御部２５
は書き込みが検出された時点でレジスタ書き込み確認ス
テータス信号４をインアクティブにする（Ｆ）。オート
イニシャライズ動作終了判定部１は、転送終了ステータ
ス信号２がアクティブになった時点でオートイニシャラ
イズ停止動作設定信号３およびレジスタ書き込み確認ス
テータス信号４が共にアクティブであれば、停止要求信
号５をアクティブにしてオートイニシャライズによる連
続ＤＭＡ転送動作の停止をオートイニシャライズ動作停
止部６に要求する（Ｇ）。レジスタ書き込み確認ステー
タス信号４のみがインアクティブで、オートイニシャラ
イズ停止動作設定信号３がアクティブであれば、次のＤ
ＭＡ転送実行時に転送サイズレジスタ９の内容を転送サ
イズカウンタ１１にロードし、転送先アドレスカウンタ
１６の値は前回の転送終了時の値を継続して使用し、Ｄ
ＭＡ転送を実行する（Ｉ、Ｊ、Ｋ、Ｌ）。オートイニシ
ャライズ動作停止部６は停止要求信号５がアクティブに
なると（Ｇ）、停止ステータス信号７をアクティブにし
てＣＰＵに対してオートイニシャライズ動作の停止を通
知し（Ｈ）、新たなＤＭＡ転送要求が発生してもＤＭＡ
転送動作を開始しない（Ａ、Ｂ）。オートイニシャライ
ズ停止動作設定信号３がアクティブでない場合は、レジ
スタ書き込み確認ステータス信号４に関係無しに従来の
ＤＭＡコントローラと同様のオートイニシャライズ動作
によるＤＭＡ転送を実行する。なお、転送先先頭アドレ
スのみ、または、転送先先頭アドレスと転送サイズとの
両方についてオートイニシャライズ停止動作を設定した
場合の本発明のＤＭＡコントローラの動作は、上記説明
により自明である。
Ａコントローラ２６はＤＭＡ転送要求信号１８がアクテ
ィブになると、バス解放要求信号１９をアクティブにし
てＣＰＵに外部アドレス・データバス２２の解放を要求
する。バス解放要求信号１９が出力されると、ＣＰＵは
バス解放承認記号２０をアクティブにして外部アドレス
・データバス２２を解放し、ＤＭＡコントローラ２６は
ＤＭＡ転送要求承認信号２１をアクティブにしてＤＭＡ
転送を開始することをＤＭＡ転送要求デバイスに知らせ
る（Ａ、Ｂ）。このときに、ＤＭＡコントローラ制御部
２５は転送サイズレジスタ９の内容を転送サイズカウン
タロード信号１０によって転送サイズカウンタ１１にロ
ードし（Ｉ、Ｋ）、転送先アドレスレジスタ１４の内容
を転送先アドレスカウンタロード信号１５によって転送
先アドレスカウンタ１６にロードし（Ｊ、Ｌ）、レジス
タ書き込み確認ステータス信号４をアクティブにする
（Ｆ）。ＤＭＡコントローラ制御部２５は転送サイズカ
ウンタ１１と転送先アドレスカウンタ１６との値によっ
てＤＭＡ転送動作を実行し、転送サイズレジスタ９によ
って設定された分のデータ転送が終了すると、転送終了
ステータス信号２をアクティブにし（Ｄ）、転送終了を
オートイニシャライズ動作終了判定部１に通知する。Ｄ
ＭＡ転送実行中に転送サイズレジスタ９に対する書き込
み動作があった場合に、ＤＭＡコントローラ制御部２５
は書き込みが検出された時点でレジスタ書き込み確認ス
テータス信号４をインアクティブにする（Ｆ）。オート
イニシャライズ動作終了判定部１は、転送終了ステータ
ス信号２がアクティブになった時点でオートイニシャラ
イズ停止動作設定信号３およびレジスタ書き込み確認ス
テータス信号４が共にアクティブであれば、停止要求信
号５をアクティブにしてオートイニシャライズによる連
続ＤＭＡ転送動作の停止をオートイニシャライズ動作停
止部６に要求する（Ｇ）。レジスタ書き込み確認ステー
タス信号４のみがインアクティブで、オートイニシャラ
イズ停止動作設定信号３がアクティブであれば、次のＤ
ＭＡ転送実行時に転送サイズレジスタ９の内容を転送サ
イズカウンタ１１にロードし、転送先アドレスカウンタ
１６の値は前回の転送終了時の値を継続して使用し、Ｄ
ＭＡ転送を実行する（Ｉ、Ｊ、Ｋ、Ｌ）。オートイニシ
ャライズ動作停止部６は停止要求信号５がアクティブに
なると（Ｇ）、停止ステータス信号７をアクティブにし
てＣＰＵに対してオートイニシャライズ動作の停止を通
知し（Ｈ）、新たなＤＭＡ転送要求が発生してもＤＭＡ
転送動作を開始しない（Ａ、Ｂ）。オートイニシャライ
ズ停止動作設定信号３がアクティブでない場合は、レジ
スタ書き込み確認ステータス信号４に関係無しに従来の
ＤＭＡコントローラと同様のオートイニシャライズ動作
によるＤＭＡ転送を実行する。なお、転送先先頭アドレ
スのみ、または、転送先先頭アドレスと転送サイズとの
両方についてオートイニシャライズ停止動作を設定した
場合の本発明のＤＭＡコントローラの動作は、上記説明
により自明である。
【００１０】
【発明の効果】本発明は、以上説明したように、オート
イニシャライズ動作実行中に次回のＤＭＡ転送でのＣＰ
Ｕによる転送サイズ、または転送先先頭アドレス、およ
びその両方に対する設定値の書き込みが実行されなかっ
た場合にオートイニシャライズ動作によるＤＭＡ転送動
作を自動停止させることを可能とし、ＤＭＡ転送中に転
送サイズ、転送先アドレスが書き込まれなかった場合に
システムを安定な状態に保つことができ、転送サイズレ
ジスタおよび転送先先頭アドレスレジスタへの書き込み
期間の制限がなくなるので、ＣＰＵがＤＭＡコントロー
ラ以外の処理を余裕をもって実行でき、ＤＭＡコントロ
ーラ制御を含んだＣＰＵのプログラミングを容易にする
効果がある。
イニシャライズ動作実行中に次回のＤＭＡ転送でのＣＰ
Ｕによる転送サイズ、または転送先先頭アドレス、およ
びその両方に対する設定値の書き込みが実行されなかっ
た場合にオートイニシャライズ動作によるＤＭＡ転送動
作を自動停止させることを可能とし、ＤＭＡ転送中に転
送サイズ、転送先アドレスが書き込まれなかった場合に
システムを安定な状態に保つことができ、転送サイズレ
ジスタおよび転送先先頭アドレスレジスタへの書き込み
期間の制限がなくなるので、ＣＰＵがＤＭＡコントロー
ラ以外の処理を余裕をもって実行でき、ＤＭＡコントロ
ーラ制御を含んだＣＰＵのプログラミングを容易にする
効果がある。
【図１】本発明実施例の構成を示すブロック構成図。
【図２】従来例の構成を示すブロック構成図。
【図３】ＤＭＡコントローラを含むシステムの構成を示
すブロック構成図。
すブロック構成図。
【図４】本発明実施例の動作を示す動作タイミング図。
【図５】従来例の動作を示す動作タイミング図。
１ オートイニシャライズ動作終了判定部 ２ 転送終了ステータス信号 ３ オートイニシャライズ停止動作設定信号 ４ レジスタ書き込み確認ステータス信号 ５ 停止要求信号 ６ オートイニシャライズ動作停止部 ７ 停止ステータス信号 ８ 書き込み信号 ９ 転送サイズレジスタ １０ 転送サイズカウンタロード信号 １１ 転送サイズカウンタ １２ 入力信号 １３ 書き込み信号 １４ 転送先アドレスレジスタ １５ 転送先アドレスカウンタロード信号 １６ 転送先アドレスカウンタ １７ 入力信号 １８ ＤＭＡ転送要求信号 １９ バス解放要求信号 ２０ バス解放承認信号 ２１ ＤＭＡ転送要求承認信号 ２２ 外部アドレス・データバス ２３ Ｉ／Ｏ制御信号 ２４ メモリ制御信号 ２５ ＤＡＭコントローラ制御部 ２６ ＤＭＡコントローラ ２７ ＤＭＡコントローラ制御部 ２８ ＤＭＡコントローラ ２９ ＣＰＵ ３０ Ｉ／Ｏ ３１ メモリ
Claims (1)
- 【請求項１】 ＤＭＡ転送動作が一巡する以前にこの一
巡につづく一巡中に行われるＤＭＡ転送動作の回数を示
す設定値が書き込まれる転送サイズレジスタと、 ＤＭＡ転送動作が一巡する以前にこの一巡につづく一巡
中に行われるＤＭＡ転送動作にかかわる転送先先頭アド
レスが書き込まれる転送先アドレスレジスタと、 上記転送サイズレジスタの設定値で示された回数のＤＭ
Ａ転送動作が終了すると、上記転送サイズレジスタおよ
び転送先アドレスレジスタのそれぞれの設定値を用いて
ＤＭＡ転送動作を再開する手段およびＤＭＡ転送動作が
一巡したことを示す転送終了ステータス信号を生成する
手段とを有するＤＭＡコントローラ制御部とを備えたＤ
ＭＡコントローラにおいて、 上記ＤＭＡコントローラ制御部は、オートイニシャライ
ズ動作を停止するモードが設定されていることを示すオ
ートイニシャライズ停止動作設定信号およびＤＭＡ転送
動作中に転送サイズレジスタまたは転送先アドレスレジ
スタのいずれか一方またはこの二つのレジスタの両方に
新しい設定値が書き込まれたことを示すレジスタ書き込
み確認ステータス信号を生成する手段を有し、 上記ＤＭＡコントローラ制御部で生成された転送終了ス
テータス信号、オートイニシャライズ停止動作設定信号
およびレジスタ書き込み確認ステータス信号のそれぞれ
がアクティブであるときに停止要求信号を生成するオー
トイニシャライズ動作終了判定部と、 このオートイニシャライズ動作終了判定部からの停止要
求信号に応じてオートイニシャライズ動作を停止させる
手段およびオートイニシャライズ動作を停止させたこと
を示す停止ステータス信号を生成する手段を有するオー
トイニシャライズ動作停止部とを備えたことを特徴とす
るＤＭＡコントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3266551A JPH05108548A (ja) | 1991-10-15 | 1991-10-15 | Ｄｍａコントローラ |
| US07/961,185 US5481756A (en) | 1991-10-15 | 1992-10-15 | DMA controller mailing auto-initialize halting unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3266551A JPH05108548A (ja) | 1991-10-15 | 1991-10-15 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108548A true JPH05108548A (ja) | 1993-04-30 |
Family
ID=17432422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3266551A Pending JPH05108548A (ja) | 1991-10-15 | 1991-10-15 | Ｄｍａコントローラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5481756A (ja) |
| JP (1) | JPH05108548A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5628026A (en) * | 1994-12-05 | 1997-05-06 | Motorola, Inc. | Multi-dimensional data transfer in a data processing system and method therefor |
| US5603050A (en) * | 1995-03-03 | 1997-02-11 | Compaq Computer Corporation | Direct memory access controller having programmable timing |
| JPH08307617A (ja) * | 1995-05-10 | 1996-11-22 | Canon Inc | 通信装置 |
| US5761532A (en) * | 1995-12-29 | 1998-06-02 | Intel Corporation | Direct memory access controller with interface configured to generate wait states |
| US6145027A (en) * | 1997-07-09 | 2000-11-07 | Texas Instruments Incorporated | DMA controller with split channel transfer capability and FIFO buffering allowing transmit channel to get ahead of corresponding receive channel by preselected number of elements |
| US6785743B1 (en) * | 2000-03-22 | 2004-08-31 | University Of Washington | Template data transfer coprocessor |
| JP2001350713A (ja) * | 2000-06-07 | 2001-12-21 | Hitachi Ltd | 転送制御装置 |
| US7139848B1 (en) * | 2000-12-08 | 2006-11-21 | Xilinx, Inc. | DMA protocol extension for packet-based transfer |
| US20050038946A1 (en) * | 2003-08-12 | 2005-02-17 | Tadpole Computer, Inc. | System and method using a high speed interface in a system having co-processors |
| WO2010017263A1 (en) * | 2008-08-06 | 2010-02-11 | Sandbridge Technologies, Inc. | Haltable and restartable dma engine |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077664A (en) * | 1988-03-08 | 1991-12-31 | Fujitsu Limited | Direct memory access controller |
| JPH0520263A (ja) * | 1991-07-15 | 1993-01-29 | Nec Corp | データ転送制御装置 |
-
1991
- 1991-10-15 JP JP3266551A patent/JPH05108548A/ja active Pending
-
1992
- 1992-10-15 US US07/961,185 patent/US5481756A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5481756A (en) | 1996-01-02 |
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