JP2000207297A - デ―タ転送試験システム及びそのデ―タ転送試験方法 - Google Patents
デ―タ転送試験システム及びそのデ―タ転送試験方法Info
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Abstract
(57)【要約】
【課題】 外部記憶装置とその外部記憶制御装置とを使
用することなくＰＣＩバスのデータ転送試験が可能なデ
ータ転送試験システムを提供する。 【解決手段】 ＣＰＵ７が主記憶装置８内に格納されて
いる試験プログラム８１を実行し、ホストＰＣＩブリッ
ジ６を介してＰＣＩバスデータ折返し機構２内のＦＩＦ
Ｏ５に、主記憶装置８内に予め用意されている書込み元
データエリア８２内のデータを書込む。ＰＣＩバスデー
タ折返し機構２はＦＩＦＯ５に書込まれた転送データ
を、主記憶装置８内に用意されている読出しデータエリ
ア８３に読出す。ＣＰＵ７は試験プログラム８１の実行
時に、主記憶装置８内の書込み元データエリア８２に用
意されているデータと、ＰＣＩバス１０１ヘ接続されて
いるＰＣＩバスデータ折返し機構２内のＦＩＦＯ５で折
返された読出しデータエリア８３内のデータとを比較す
る。
用することなくＰＣＩバスのデータ転送試験が可能なデ
ータ転送試験システムを提供する。 【解決手段】 ＣＰＵ７が主記憶装置８内に格納されて
いる試験プログラム８１を実行し、ホストＰＣＩブリッ
ジ６を介してＰＣＩバスデータ折返し機構２内のＦＩＦ
Ｏ５に、主記憶装置８内に予め用意されている書込み元
データエリア８２内のデータを書込む。ＰＣＩバスデー
タ折返し機構２はＦＩＦＯ５に書込まれた転送データ
を、主記憶装置８内に用意されている読出しデータエリ
ア８３に読出す。ＣＰＵ７は試験プログラム８１の実行
時に、主記憶装置８内の書込み元データエリア８２に用
意されているデータと、ＰＣＩバス１０１ヘ接続されて
いるＰＣＩバスデータ折返し機構２内のＦＩＦＯ５で折
返された読出しデータエリア８３内のデータとを比較す
る。
Description
【０００１】
【発明の属する技術分野】本発明はデータ転送試験シス
テム及びそのデータ転送試験方法に関し、特にＰＣＩ
（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔ
ｅｒｆａｃｅ）バスを用いた入出力装置におけるデータ
転送試験方法に関する。
テム及びそのデータ転送試験方法に関し、特にＰＣＩ
（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔ
ｅｒｆａｃｅ）バスを用いた入出力装置におけるデータ
転送試験方法に関する。
【０００２】
【従来の技術】従来、この種の入出力装置においては、
ソフトウェアの管理下で、主記憶装置上に、処理対象と
する入出力装置に応じた動作の続き、転送データ量、主
記憶装置のデータエリア等のアドレス等が格納されてい
るチャネルプログラムの記述にしたがって、ＰＣＩバス
を用いて主記憶装置との間でデータ転送を行っている。
ソフトウェアの管理下で、主記憶装置上に、処理対象と
する入出力装置に応じた動作の続き、転送データ量、主
記憶装置のデータエリア等のアドレス等が格納されてい
るチャネルプログラムの記述にしたがって、ＰＣＩバス
を用いて主記憶装置との間でデータ転送を行っている。
【０００３】上記の入出力装置におけるデータ転送試験
は、以下の構成要素を用いて行われている。すなわち、
ＰＣＩバス制御装置（イニシエータ）と、外部記憶装置
の制御装置（ターゲット）と、外部記憶装置と、試験プ
ログラムとが用いられている。
は、以下の構成要素を用いて行われている。すなわち、
ＰＣＩバス制御装置（イニシエータ）と、外部記憶装置
の制御装置（ターゲット）と、外部記憶装置と、試験プ
ログラムとが用いられている。
【０００４】上記のデータ転送試験の構成を図１に示
す。図において、ＣＰＵ７はホストバス１０２に接続さ
れている主記憶装置８に用意されている試験プログラム
８４を実行し、ホストＰＣＩブリッジ６とＰＣＩバス１
０１と外部記憶制御装置９とを介して外部記憶装置１０
に対して主記憶装置８内に予め用意されている書込み元
データエリア８２内のデータを書込む。尚、主記憶装置
８に対する書込み読出しは図示せぬメモリコントローラ
を介して行われる。
す。図において、ＣＰＵ７はホストバス１０２に接続さ
れている主記憶装置８に用意されている試験プログラム
８４を実行し、ホストＰＣＩブリッジ６とＰＣＩバス１
０１と外部記憶制御装置９とを介して外部記憶装置１０
に対して主記憶装置８内に予め用意されている書込み元
データエリア８２内のデータを書込む。尚、主記憶装置
８に対する書込み読出しは図示せぬメモリコントローラ
を介して行われる。
【０００５】次に、外部記憶制御装置９は外部記憶装置
１０に書込まれた転送データをＰＣＩバス１０１とホス
トＰＣＩブリッジ６とを介して主記憶装置８内に予め用
意されている読出しデータエリア８３内に書込む。
１０に書込まれた転送データをＰＣＩバス１０１とホス
トＰＣＩブリッジ６とを介して主記憶装置８内に予め用
意されている読出しデータエリア８３内に書込む。
【０００６】この後に、ＣＰＵ７は主記憶装置８内の書
込み元データエリア８２内に格納されているデータと読
出しデータエリア８３内の外部記憶装置１０からの読出
しデータとの比較を行うことで、データ転送試験を行っ
ている。
込み元データエリア８２内に格納されているデータと読
出しデータエリア８３内の外部記憶装置１０からの読出
しデータとの比較を行うことで、データ転送試験を行っ
ている。
【０００７】
【発明が解決しようとする課題】上述した従来のＰＣＩ
バスを用いた入出力装置におけるデータ転送試験では、
試験プログラムによって転送データを外部記憶装置へ一
旦書込み、その書込み動作が終了した後に外部記憶装置
に書込まれた転送データを読出し、書込み元データエリ
アに予め用意されている転送データとＰＣＩバス及び外
部記憶装置を介して折返されたデータとを比較すること
で行っている。
バスを用いた入出力装置におけるデータ転送試験では、
試験プログラムによって転送データを外部記憶装置へ一
旦書込み、その書込み動作が終了した後に外部記憶装置
に書込まれた転送データを読出し、書込み元データエリ
アに予め用意されている転送データとＰＣＩバス及び外
部記憶装置を介して折返されたデータとを比較すること
で行っている。
【０００８】しかしながら、従来のデータ転送試験で
は、上述した試験を行うために、外部記憶装置とその外
部記憶装置の制御を行うための外部記憶制御装置とが必
要となる。また、この従来のデータ転送試験ではデータ
転送中にデータ転送の中断及び再開を意図的に行うこと
ができず、単に外部記憶装置を介してデータ転送を行っ
ているのみである。
は、上述した試験を行うために、外部記憶装置とその外
部記憶装置の制御を行うための外部記憶制御装置とが必
要となる。また、この従来のデータ転送試験ではデータ
転送中にデータ転送の中断及び再開を意図的に行うこと
ができず、単に外部記憶装置を介してデータ転送を行っ
ているのみである。
【０００９】そこで、本発明の目的は上記の問題点を解
消し、外部記憶装置とその外部記憶制御装置とを使用す
ることなくＰＣＩバスのデータ転送試験を行うことがで
きるデータ転送試験システム及びそのデータ転送試験方
法を提供することにある。
消し、外部記憶装置とその外部記憶制御装置とを使用す
ることなくＰＣＩバスのデータ転送試験を行うことがで
きるデータ転送試験システム及びそのデータ転送試験方
法を提供することにある。
【００１０】また、本発明の他の目的は、データ転送中
に転送の中断及び再開を意図的に行うことができ、デー
タ転送中の滑り等の影響を考慮したデータ転送試験を行
うことができるデータ転送試験システム及びそのデータ
転送試験方法を提供することにある。
に転送の中断及び再開を意図的に行うことができ、デー
タ転送中の滑り等の影響を考慮したデータ転送試験を行
うことができるデータ転送試験システム及びそのデータ
転送試験方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明によるデータ転送
試験システムは、入出力装置と主記憶装置との間のデー
タ転送をＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎ
ｅｎｔ Ｉｎｔｅｒｆａｃｅ）バスを用いて行うシステ
ムにおいて前記ＰＣＩバスと前記主記憶装置との間のデ
ータ転送試験を行うデータ転送試験システムであって、
前記ＰＣＩバスに接続されるＰＣＩボードと、前記ＰＣ
Ｉボード上に実装されかつ前記主記憶装置から送られて
きたデータを前記主記憶装置に折返す折返し手段とを備
え、前記主記憶装置に予め記憶された転送データと前記
ＰＣＩボード上の前記折返し手段で折返された転送デー
タとを比較してデータ折返し転送試験を行うように構成
している。
試験システムは、入出力装置と主記憶装置との間のデー
タ転送をＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎ
ｅｎｔ Ｉｎｔｅｒｆａｃｅ）バスを用いて行うシステ
ムにおいて前記ＰＣＩバスと前記主記憶装置との間のデ
ータ転送試験を行うデータ転送試験システムであって、
前記ＰＣＩバスに接続されるＰＣＩボードと、前記ＰＣ
Ｉボード上に実装されかつ前記主記憶装置から送られて
きたデータを前記主記憶装置に折返す折返し手段とを備
え、前記主記憶装置に予め記憶された転送データと前記
ＰＣＩボード上の前記折返し手段で折返された転送デー
タとを比較してデータ折返し転送試験を行うように構成
している。
【００１２】本発明によるデータ転送試験方法は、入出
力装置と主記憶装置との間のデータ転送をＰＣＩ（Ｐｅ
ｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｆ
ａｃｅ）バスを用いて行うシステムにおいて前記ＰＣＩ
バスと前記主記憶装置との間のデータ転送試験を行うデ
ータ転送試験方法であって、前記ＰＣＩバスに接続され
るＰＣＩボード上に実装された折返し手段で前記主記憶
装置から送られてきたデータを前記主記憶装置に折返
し、前記主記憶装置に予め記憶された転送データと前記
ＰＣＩボード上の前記折返し手段で折返された転送デー
タとを比較してデータ折返し転送試験を行うようにして
いる。
力装置と主記憶装置との間のデータ転送をＰＣＩ（Ｐｅ
ｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｆ
ａｃｅ）バスを用いて行うシステムにおいて前記ＰＣＩ
バスと前記主記憶装置との間のデータ転送試験を行うデ
ータ転送試験方法であって、前記ＰＣＩバスに接続され
るＰＣＩボード上に実装された折返し手段で前記主記憶
装置から送られてきたデータを前記主記憶装置に折返
し、前記主記憶装置に予め記憶された転送データと前記
ＰＣＩボード上の前記折返し手段で折返された転送デー
タとを比較してデータ折返し転送試験を行うようにして
いる。
【００１３】すなわち、本発明のデータ転送試験方法
は、従来のＰＣＩバスにおけるデータ折返し転送試験で
使用していた外部記憶装置とその外部記憶制御装置とを
必要とせず、ＰＣＩボード（ターゲット）にＦＩＦＯ
（Ｆｉｒｓｔ Ｉｎ ＦｉｒｓｔＯｕｔ）を設け、試験
プログラムによって転送データをＦＩＦＯへ書込み、書
込み動作が終了した後でＦＩＦＯ内へ書込まれた転送デ
ータを試験プログラムによって再びＦＩＦＯ内から読出
し、書込み元データエリアに用意されている転送データ
とＰＣＩバス及びＰＣＩボード内のＦＩＦＯを介して折
返される転送データとを比較してデータ折返し転送試験
を行う。
は、従来のＰＣＩバスにおけるデータ折返し転送試験で
使用していた外部記憶装置とその外部記憶制御装置とを
必要とせず、ＰＣＩボード（ターゲット）にＦＩＦＯ
（Ｆｉｒｓｔ Ｉｎ ＦｉｒｓｔＯｕｔ）を設け、試験
プログラムによって転送データをＦＩＦＯへ書込み、書
込み動作が終了した後でＦＩＦＯ内へ書込まれた転送デ
ータを試験プログラムによって再びＦＩＦＯ内から読出
し、書込み元データエリアに用意されている転送データ
とＰＣＩバス及びＰＣＩボード内のＦＩＦＯを介して折
返される転送データとを比較してデータ折返し転送試験
を行う。
【００１４】また、従来の外部記憶装置を用いたＰＣＩ
バスにおけるデータ折返し転送試験では行えなかったデ
ータ転送中の中断及び再開を意図的に行う機能を具備す
ることで、データ転送中の中断及び再開による転送デー
タの滑り等の影響がなく、正しくデータ転送が行われて
いるかを試験することが可能となる。
バスにおけるデータ折返し転送試験では行えなかったデ
ータ転送中の中断及び再開を意図的に行う機能を具備す
ることで、データ転送中の中断及び再開による転送デー
タの滑り等の影響がなく、正しくデータ転送が行われて
いるかを試験することが可能となる。
【００１５】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
るデータ転送試験システムの構成を示すブロック図であ
る。図において、本発明の一実施例によるデータ転送試
験システムはＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐ
ｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ）ボード１と、ホスト
ＰＣＩブリッジ６と、ＣＰＵ７と、主記憶装置８とから
構成されている。
図面を参照して説明する。図１は本発明の一実施例によ
るデータ転送試験システムの構成を示すブロック図であ
る。図において、本発明の一実施例によるデータ転送試
験システムはＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐ
ｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ）ボード１と、ホスト
ＰＣＩブリッジ６と、ＣＰＵ７と、主記憶装置８とから
構成されている。
【００１６】ＰＣＩボード１はＰＣＩバスデータ折返し
機構（ターゲット）２を備えており、ＰＣＩバスデータ
折返し機構２はコントロール部３とＲＯＭ（リードオン
リメモリ）４とＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓ
ｔ Ｏｕｔ）５とを備えている。
機構（ターゲット）２を備えており、ＰＣＩバスデータ
折返し機構２はコントロール部３とＲＯＭ（リードオン
リメモリ）４とＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓ
ｔ Ｏｕｔ）５とを備えている。
【００１７】主記憶装置８は試験プログラム８１を格納
しており、書込み元データエリア８２と読出しデータエ
リア８３とを備えている。尚、主記憶装置８に対する書
込み読出しは図示せぬメモリコントローラを介して行わ
れる。
しており、書込み元データエリア８２と読出しデータエ
リア８３とを備えている。尚、主記憶装置８に対する書
込み読出しは図示せぬメモリコントローラを介して行わ
れる。
【００１８】ＰＣＩバス１０１にはＰＣＩボード１とホ
ストＰＣＩブリッジ６とが接続されており、両者の間で
データの送受信が可能となっている。また、ホストバス
１０２にはホストＰＣＩブリッジ６とＣＰＵ７と主記憶
装置８とが接続されており、各装置間でデータの送受信
が可能となっている。
ストＰＣＩブリッジ６とが接続されており、両者の間で
データの送受信が可能となっている。また、ホストバス
１０２にはホストＰＣＩブリッジ６とＣＰＵ７と主記憶
装置８とが接続されており、各装置間でデータの送受信
が可能となっている。
【００１９】図２は図１のコントロール部３の詳細な構
成を示すブロック図である。図において、コントロール
部３はイニシエータ（ＣＰＵ７側）からの書込みアドレ
スを検出する書込みアドレス検出部３１と、ＦＩＦＯ５
へのデータの書込みを制御する書込みデータ制御部３２
と、イニシエータからの読出しアドレスを検出する読出
しアドレス検出部３３と、ＲＯＭアドレス制御部３４
と、転送中断・再開制御部３６と、バスサイクル検出部
４１とから構成されている。
成を示すブロック図である。図において、コントロール
部３はイニシエータ（ＣＰＵ７側）からの書込みアドレ
スを検出する書込みアドレス検出部３１と、ＦＩＦＯ５
へのデータの書込みを制御する書込みデータ制御部３２
と、イニシエータからの読出しアドレスを検出する読出
しアドレス検出部３３と、ＲＯＭアドレス制御部３４
と、転送中断・再開制御部３６と、バスサイクル検出部
４１とから構成されている。
【００２０】ＲＯＭアドレス制御部３４はアドレスカウ
ンタ部３５を備え、転送中断・再開制御部３６は中断・
再開データ判別部３７と、転送再開カウンタ部３８と、
転送中断カウンタ部３９と、データ送出制御部４０とか
ら構成されている。
ンタ部３５を備え、転送中断・再開制御部３６は中断・
再開データ判別部３７と、転送再開カウンタ部３８と、
転送中断カウンタ部３９と、データ送出制御部４０とか
ら構成されている。
【００２１】図３は図１のＲＯＭ４の構成例を示す図で
ある。図において、ＲＯＭ４内には転送の中断・再開タ
イミングが、転送中カウンタ値と中断中カウンタ値とか
らなるパターン１，２，……として格納されている。
ある。図において、ＲＯＭ４内には転送の中断・再開タ
イミングが、転送中カウンタ値と中断中カウンタ値とか
らなるパターン１，２，……として格納されている。
【００２２】これら図１〜図３を参照して本発明の一実
施例による転送試験システムのＰＣＩバス１０１におけ
るデータ転送中の中断・再開機能を持つデータ折返し機
構１の動作について説明する。
施例による転送試験システムのＰＣＩバス１０１におけ
るデータ転送中の中断・再開機能を持つデータ折返し機
構１の動作について説明する。
【００２３】ＣＰＵ７が主記憶装置８内に格納されてい
る試験プログラム８１を実行し、ホストＰＣＩブリッジ
６を介してＰＣＩバスデータ折返し機構２内のＦＩＦＯ
５に、主記憶装置８内に予め用意されている書込み元デ
ータエリア８２内のデータを書込む。
る試験プログラム８１を実行し、ホストＰＣＩブリッジ
６を介してＰＣＩバスデータ折返し機構２内のＦＩＦＯ
５に、主記憶装置８内に予め用意されている書込み元デ
ータエリア８２内のデータを書込む。
【００２４】ＰＣＩバスデータ折返し機構２はＦＩＦＯ
５に書込まれた転送データを、主記憶装置８内に用意さ
れている読出しデータエリア８３に読出す。ＣＰＵ７は
試験プログラム８１の実行時に、主記憶装置８内の書込
み元データエリア８２に用意されているデータと、ＰＣ
Ｉバス１０１ヘ接続されているＰＣＩバスデータ折返し
機構２内のＦＩＦＯ５で折返された読出しデータエリア
８３内のデータとを比較する。
５に書込まれた転送データを、主記憶装置８内に用意さ
れている読出しデータエリア８３に読出す。ＣＰＵ７は
試験プログラム８１の実行時に、主記憶装置８内の書込
み元データエリア８２に用意されているデータと、ＰＣ
Ｉバス１０１ヘ接続されているＰＣＩバスデータ折返し
機構２内のＦＩＦＯ５で折返された読出しデータエリア
８３内のデータとを比較する。
【００２５】また、ＦＩＦＯ５からのデータ読出し動作
のアドレスフェーズ時に、ＰＣＩバスデータ折返し機構
２のコントロール部３へ、データ転送の中断及び再開の
タイミングパターンが予め用意されているＲＯＭ４のア
ドレスを送信することによって、ＰＣＩバスデータ折返
し機構２から主記憶装置８へのデータ読出し動作時のデ
ータ転送の中断及び再開が可能となる。
のアドレスフェーズ時に、ＰＣＩバスデータ折返し機構
２のコントロール部３へ、データ転送の中断及び再開の
タイミングパターンが予め用意されているＲＯＭ４のア
ドレスを送信することによって、ＰＣＩバスデータ折返
し機構２から主記憶装置８へのデータ読出し動作時のデ
ータ転送の中断及び再開が可能となる。
【００２６】図４は本発明の一実施例による書込みデー
タ転送動作を示すタイミングチャートであり、図５は本
発明の一実施例による読出しデータ転送動作を示すタイ
ミングチャートである。これら図１〜図５を参照してＰ
ＣＩバスデータ折返し機構２の動作について説明する。
タ転送動作を示すタイミングチャートであり、図５は本
発明の一実施例による読出しデータ転送動作を示すタイ
ミングチャートである。これら図１〜図５を参照してＰ
ＣＩバスデータ折返し機構２の動作について説明する。
【００２７】ＣＰＵ７は試験プログラム８３を実行する
ことによって、主記憶装置８の書込み元データエリア８
２に格納されているデータをＰＣＩバスデータ折返し機
構２内のＦＩＦＯ５に書込む。
ことによって、主記憶装置８の書込み元データエリア８
２に格納されているデータをＰＣＩバスデータ折返し機
構２内のＦＩＦＯ５に書込む。
【００２８】イニシエータはクロックＴ２のタイミング
でフレーム信号を有効とし、同時にアドレスデータ信号
とコマンドバイトイネーブル信号とをＰＣＩバスデータ
折返し機構２へ送信する。
でフレーム信号を有効とし、同時にアドレスデータ信号
とコマンドバイトイネーブル信号とをＰＣＩバスデータ
折返し機構２へ送信する。
【００２９】ＰＣＩバスデータ折返し機構２はイニシエ
ータから送信されてきたフレーム信号、アドレスデータ
信号、コマンドバイトイネーブル信号とを受取り、書込
みアドレス検出部３１によって書込みアドレスフェーズ
であることを判断し、イニシエータヘデバイスセレクト
信号を送信することで応答する。
ータから送信されてきたフレーム信号、アドレスデータ
信号、コマンドバイトイネーブル信号とを受取り、書込
みアドレス検出部３１によって書込みアドレスフェーズ
であることを判断し、イニシエータヘデバイスセレクト
信号を送信することで応答する。
【００３０】また、ＦＩＦＯ５内へイニシエータからの
データが転送されてくることを、書込みデータ制御部３
２へ通知し、書込みデータ制御部３２はＦＩＦＯ５内へ
データを格納する準備が整っていることを、イニシエー
タへ知らせるためのターゲットレディ信号を送信し、イ
ニシエータから有効な転送データが送信されてくるかを
イニシエータレディ信号を監視することで行う。
データが転送されてくることを、書込みデータ制御部３
２へ通知し、書込みデータ制御部３２はＦＩＦＯ５内へ
データを格納する準備が整っていることを、イニシエー
タへ知らせるためのターゲットレディ信号を送信し、イ
ニシエータから有効な転送データが送信されてくるかを
イニシエータレディ信号を監視することで行う。
【００３１】イニシエータはクロックＴ３のタイミング
で、イニシエータレディ信号を有効な状態とし、同時に
有効な転送データをＰＣＩバスデータ折返し機構２に送
信する。
で、イニシエータレディ信号を有効な状態とし、同時に
有効な転送データをＰＣＩバスデータ折返し機構２に送
信する。
【００３２】ＰＣＩバスデータ折返し機構２の書込みデ
ータ制御部３２はイニシエータから送信されてきた有効
なイニシエータレディ信号を受信すると、ＦＩＦＯ５へ
のライトイネーブル信号ＷＥを有効にすることで、同時
に送信されてきた転送データをＦＩＦＯ５に書込む。以
下、クロックＴ１０１までは上述した動作と同様に、イ
ニシエータから送信されてくる有効な転送データを順次
ＦＩＦＯ５へ格納して行く。
ータ制御部３２はイニシエータから送信されてきた有効
なイニシエータレディ信号を受信すると、ＦＩＦＯ５へ
のライトイネーブル信号ＷＥを有効にすることで、同時
に送信されてきた転送データをＦＩＦＯ５に書込む。以
下、クロックＴ１０１までは上述した動作と同様に、イ
ニシエータから送信されてくる有効な転送データを順次
ＦＩＦＯ５へ格納して行く。
【００３３】次のクロックＴ１０２ではイニシエータ側
のデータ送信の準備が１クロックの間に整わなかったケ
ースを例に挙げて説明する。ＰＣＩバスデータ折返し機
構２の書込みデータ制御部３２はクロックＴ１０２の時
に受信したイニシエータレディ信号が無効であることを
判断し、ＦＩＦＯ５へのライトイネーブル信号ＷＥを無
効とし、この時の転送データのＦＩＦＯ５への格納は行
わない。
のデータ送信の準備が１クロックの間に整わなかったケ
ースを例に挙げて説明する。ＰＣＩバスデータ折返し機
構２の書込みデータ制御部３２はクロックＴ１０２の時
に受信したイニシエータレディ信号が無効であることを
判断し、ＦＩＦＯ５へのライトイネーブル信号ＷＥを無
効とし、この時の転送データのＦＩＦＯ５への格納は行
わない。
【００３４】次のクロックＴ１０３ではイニシエータか
ら送信されてきたイニシエータレディ信号が有効である
ことを書込みデータ制御部３２が判断し、有効な転送デ
ータをＦＩＦＯ５に格納する。
ら送信されてきたイニシエータレディ信号が有効である
ことを書込みデータ制御部３２が判断し、有効な転送デ
ータをＦＩＦＯ５に格納する。
【００３５】また同時に、クロックＴ１０３でイニシエ
ータから送信されているフレーム信号が無効な状態であ
ることを、バスサイクル検出部４１が検出し、書込みア
ドレス検出部３１と書込みデータ制御部３２とに通知
し、クロックＴ１０４のタイミングでアドレス検出部３
１はデバイスセレクト信号を無効とする。書込みデータ
制御部３２はターゲットレディ信号を無効とし、夫々の
信号をイニシエータヘ送信することによって書込み動作
を終了する。
ータから送信されているフレーム信号が無効な状態であ
ることを、バスサイクル検出部４１が検出し、書込みア
ドレス検出部３１と書込みデータ制御部３２とに通知
し、クロックＴ１０４のタイミングでアドレス検出部３
１はデバイスセレクト信号を無効とする。書込みデータ
制御部３２はターゲットレディ信号を無効とし、夫々の
信号をイニシエータヘ送信することによって書込み動作
を終了する。
【００３６】次に、試験プログラム８１によってＰＣＩ
バスデータ折返し機構２内のＦＩＦＯ５内に書込まれた
転送データを、再び主記憶装置８へ読出すための動作に
ついて説明する。
バスデータ折返し機構２内のＦＩＦＯ５内に書込まれた
転送データを、再び主記憶装置８へ読出すための動作に
ついて説明する。
【００３７】まず、イニシエータはクロックＴ２のタイ
ミングでフレーム信号を有効とし、同時にアドレスデー
タ信号とコマンドバイトイネーブル信号とをＰＣＩバス
データ折返し機構２へ送信する。
ミングでフレーム信号を有効とし、同時にアドレスデー
タ信号とコマンドバイトイネーブル信号とをＰＣＩバス
データ折返し機構２へ送信する。
【００３８】ＰＣＩバスデータ折返し機構２はイニシエ
ータから送信されてきたフレーム信号とコマンドバイト
イネーブル信号とを受取り、読出しアドレス検出部３３
によって読出しアドレスフェーズであることを判断し、
アドレスデータ信号を同時に受信し、イニシエータヘデ
バイスセレクト信号を送信することで応答する。
ータから送信されてきたフレーム信号とコマンドバイト
イネーブル信号とを受取り、読出しアドレス検出部３３
によって読出しアドレスフェーズであることを判断し、
アドレスデータ信号を同時に受信し、イニシエータヘデ
バイスセレクト信号を送信することで応答する。
【００３９】但し、読出し動作によるバスのドライブ方
向を切換えるため、デバイスセレクト信号をイニシエー
タヘ送出するタイミングはクロックＴ３のタイミングと
する。この時、ＰＣＩバスデータ折返し機構２の読出し
アドレス検出部３３で受信されたアドレスデータ信号の
値は読出しアドレス検出部３３からＲＯＭアドレス制御
部３４に送信される。
向を切換えるため、デバイスセレクト信号をイニシエー
タヘ送出するタイミングはクロックＴ３のタイミングと
する。この時、ＰＣＩバスデータ折返し機構２の読出し
アドレス検出部３３で受信されたアドレスデータ信号の
値は読出しアドレス検出部３３からＲＯＭアドレス制御
部３４に送信される。
【００４０】ＲＯＭアドレス制御部３４は、図３に示す
ように、ＲＯＭ４内に予め用意された転送の中断・再開
タイミングのパターンが格納されているアドレスを読出
しアドレス信号としてＲ０Ｍ４に送信し、転送中断・再
開制御部３６内の中断・再開データ判別部３７へ、ＲＯ
Ｍ４内の転送の中断・再開タイミングのパターンデータ
を取込む。
ように、ＲＯＭ４内に予め用意された転送の中断・再開
タイミングのパターンが格納されているアドレスを読出
しアドレス信号としてＲ０Ｍ４に送信し、転送中断・再
開制御部３６内の中断・再開データ判別部３７へ、ＲＯ
Ｍ４内の転送の中断・再開タイミングのパターンデータ
を取込む。
【００４１】中断・再開データ判別部３７はＲＯＭ４か
ら取込まれたデータの最上位ビットをみて、この最上位
ビットが‘０’ならば最上位ビット以外のデータ部を転
送再開カウンタ部３８へ送信し、最上位ビットが‘１’
ならば最上位ビット以外のデータ部を転送中断カウンタ
部３９へ送信する。
ら取込まれたデータの最上位ビットをみて、この最上位
ビットが‘０’ならば最上位ビット以外のデータ部を転
送再開カウンタ部３８へ送信し、最上位ビットが‘１’
ならば最上位ビット以外のデータ部を転送中断カウンタ
部３９へ送信する。
【００４２】読出しアドレス検出部３３で受信したアド
レス値が‘００００’の場合、図３に示すように、ＲＯ
Ｍ４内の転送の中断・再開タイミングのパターンの最上
位ビットは‘０’を示しているので、この最上位ビット
以外のデータ‘７０’を転送再開カウンタ部３８へ送出
する。転送再開カウンタ部３８はイニシエータヘＦＩＦ
Ｏ５内の転送データを送出する度に１を減算する仕組み
になっている。
レス値が‘００００’の場合、図３に示すように、ＲＯ
Ｍ４内の転送の中断・再開タイミングのパターンの最上
位ビットは‘０’を示しているので、この最上位ビット
以外のデータ‘７０’を転送再開カウンタ部３８へ送出
する。転送再開カウンタ部３８はイニシエータヘＦＩＦ
Ｏ５内の転送データを送出する度に１を減算する仕組み
になっている。
【００４３】転送再開カウンタ部３８にデータが格納さ
れることによって、データ送出制御部４０は転送再開カ
ウンタ部３８内のカウンタ値をみて、ゼロ以外の場合は
イニシエータに有効な状態のターゲットレディ信号を送
出すると同時に、ＦＩＦＯ５に送出するリードイネーブ
ル信号ＲＥを有効とし、ＦＩＦＯ５内の転送データをイ
ニシエータヘ送出する。
れることによって、データ送出制御部４０は転送再開カ
ウンタ部３８内のカウンタ値をみて、ゼロ以外の場合は
イニシエータに有効な状態のターゲットレディ信号を送
出すると同時に、ＦＩＦＯ５に送出するリードイネーブ
ル信号ＲＥを有効とし、ＦＩＦＯ５内の転送データをイ
ニシエータヘ送出する。
【００４４】また、ＰＣＩバスデータ折返し機構２内の
ＦＩＦＯ５に格納されている転送データをイニシエータ
ヘ送出するタイミングは、アドレスデータ信号のドライ
ブ方向が切換った後のクロックＴ４からとしなければな
らない。このため、ＰＣＩバスデータ折返し機構２内の
データ送出制御部４０はターゲットレディ信号を有効と
するタイミングをクロックＴ４からとする。
ＦＩＦＯ５に格納されている転送データをイニシエータ
ヘ送出するタイミングは、アドレスデータ信号のドライ
ブ方向が切換った後のクロックＴ４からとしなければな
らない。このため、ＰＣＩバスデータ折返し機構２内の
データ送出制御部４０はターゲットレディ信号を有効と
するタイミングをクロックＴ４からとする。
【００４５】以下、クロックＴ７３まで、７０ワードの
転送データをＦＩＦＯ５内から主記憶装置８内の読出し
データエリア８３内ヘ読出し動作を行う。また、７０ワ
ードの転送データを送出した所で、データ送出制御部４
０は転送再開カウンタ部３８内の値はゼロとなったこと
を検出し、その旨をＲＯＭアドレス制御部３４内のアド
レスカウンタ部３５へ通知し、Ｒ０Ｍ４の読出しアドレ
ス値を１ワード分更新し、次のワードアドレス‘０００
１’に格納されている転送の中断・再開タイミングのパ
ターンを転送中断・再開制御部３６内の中断・再開デー
タ判別部３７へ読出す。
転送データをＦＩＦＯ５内から主記憶装置８内の読出し
データエリア８３内ヘ読出し動作を行う。また、７０ワ
ードの転送データを送出した所で、データ送出制御部４
０は転送再開カウンタ部３８内の値はゼロとなったこと
を検出し、その旨をＲＯＭアドレス制御部３４内のアド
レスカウンタ部３５へ通知し、Ｒ０Ｍ４の読出しアドレ
ス値を１ワード分更新し、次のワードアドレス‘０００
１’に格納されている転送の中断・再開タイミングのパ
ターンを転送中断・再開制御部３６内の中断・再開デー
タ判別部３７へ読出す。
【００４６】中断・再開データ判定部３７は、上記の動
作と同様に、取込まれたデータの最上位ビットをみる。
この場合、最上位ビットは‘１’であるので、最上位ビ
ット以外のデータ部を転送中断カウンタ部３９へ送出す
る。図３に示すように、ＲＯＭ４内の転送の中断・再開
タイミングのパターンの最上位ビット以外のデータ部は
‘１０’を示しているので、この‘１０’の値を転送中
断カウンタ部３９へ格納する。
作と同様に、取込まれたデータの最上位ビットをみる。
この場合、最上位ビットは‘１’であるので、最上位ビ
ット以外のデータ部を転送中断カウンタ部３９へ送出す
る。図３に示すように、ＲＯＭ４内の転送の中断・再開
タイミングのパターンの最上位ビット以外のデータ部は
‘１０’を示しているので、この‘１０’の値を転送中
断カウンタ部３９へ格納する。
【００４７】転送中断カウンタ部３９は各クロック毎に
１を減算する仕組みになっている。転送中断カウンタ部
３９にデータが格納されたことによって、データ送出制
御部４０は転送中断カウンタ部３９内のカウンタ値をみ
て、ゼロ以外の場合にイニシエータヘ無効な状態のター
ゲットレディ信号を送出するのと同時に、ＦＩＦＯ５へ
送出するリードイネーブル信号ＲＥを無効とし、ＦＩＦ
Ｏ５内の転送データをイニシエータヘ送出しないように
する。
１を減算する仕組みになっている。転送中断カウンタ部
３９にデータが格納されたことによって、データ送出制
御部４０は転送中断カウンタ部３９内のカウンタ値をみ
て、ゼロ以外の場合にイニシエータヘ無効な状態のター
ゲットレディ信号を送出するのと同時に、ＦＩＦＯ５へ
送出するリードイネーブル信号ＲＥを無効とし、ＦＩＦ
Ｏ５内の転送データをイニシエータヘ送出しないように
する。
【００４８】以下、クロックＴ８３まで、１０ワードの
転送データ分の時間を転送中断とさせた所で、データ送
出制御部４０は転送中断カウンタ部３９内の値がゼロと
なったことを検出し、ＲＯＭアドレス制御部３４内のア
ドレスカウンタ部３５へ通知し、ＲＯＭ４の読出しアド
レス値を１ワード分更新し、次のワードアドレス‘００
０２’に格納されている転送の中断・再開タイミングの
パターンを送出し、転送中断・再開制御部４０内の中断
・再開データ判別部３７へ読出す。
転送データ分の時間を転送中断とさせた所で、データ送
出制御部４０は転送中断カウンタ部３９内の値がゼロと
なったことを検出し、ＲＯＭアドレス制御部３４内のア
ドレスカウンタ部３５へ通知し、ＲＯＭ４の読出しアド
レス値を１ワード分更新し、次のワードアドレス‘００
０２’に格納されている転送の中断・再開タイミングの
パターンを送出し、転送中断・再開制御部４０内の中断
・再開データ判別部３７へ読出す。
【００４９】ＲＯＭ４のワードアドレス‘０００２’に
は転送再開データを２０ワード分読出すようになってい
るので、先のデータ転送再開時の動作と同様に、クロッ
クＴ８４からクロックＴ１１３までの２０ワード分の転
送データをＦＩＦＯ５から読出し、主記憶装置８内の読
出しデータエリア８３内に格納する。
は転送再開データを２０ワード分読出すようになってい
るので、先のデータ転送再開時の動作と同様に、クロッ
クＴ８４からクロックＴ１１３までの２０ワード分の転
送データをＦＩＦＯ５から読出し、主記憶装置８内の読
出しデータエリア８３内に格納する。
【００５０】また、クロックＴ１１３において、イニシ
エータから送信されてくるフレーム信号が無効な状態と
なったことをバスサイクル検出部４１が検出し、読出し
アドレス検出部３３はデバイスセレクト信号を無効と
し、転送中断・再開制御部３６はターゲットレディ信号
を無効とし、夫々デバイスセレクト信号とターゲットレ
ディ信号をイニシエータヘ送出することによって、読出
し動作を終了する。
エータから送信されてくるフレーム信号が無効な状態と
なったことをバスサイクル検出部４１が検出し、読出し
アドレス検出部３３はデバイスセレクト信号を無効と
し、転送中断・再開制御部３６はターゲットレディ信号
を無効とし、夫々デバイスセレクト信号とターゲットレ
ディ信号をイニシエータヘ送出することによって、読出
し動作を終了する。
【００５１】ＣＰＵ７は試験プログラム８１の実行によ
って、主記憶装置８内に格納されている書込み元データ
エリア８２のデータと読出しデータエリア８３のデータ
とを比較し、正しいデータ転送が行われているかの確認
を行う。
って、主記憶装置８内に格納されている書込み元データ
エリア８２のデータと読出しデータエリア８３のデータ
とを比較し、正しいデータ転送が行われているかの確認
を行う。
【００５２】このように、ＰＣＩボード１のＰＣＩバス
データ折返し機構（ターゲット）２にＦＩＦＯ５を設
け、試験プログラム８１によって転送データをＦＩＦＯ
５へ書込み、書込み動作が終了した後でＦＩＦＯ５内へ
書込まれた転送データを試験プログラム８１によって再
びＦＩＦＯ５内から読出し、書込み元に用意されていた
転送データとＰＣＩバス１０１及びＦＩＦＯ５を介して
折返された転送データとを比較してデータ折返し転送試
験を行うことによって、外部記憶装置とその外部記憶制
御装置とを使用することなくＰＣＩバス１０１のデータ
転送試験を行うことができる。
データ折返し機構（ターゲット）２にＦＩＦＯ５を設
け、試験プログラム８１によって転送データをＦＩＦＯ
５へ書込み、書込み動作が終了した後でＦＩＦＯ５内へ
書込まれた転送データを試験プログラム８１によって再
びＦＩＦＯ５内から読出し、書込み元に用意されていた
転送データとＰＣＩバス１０１及びＦＩＦＯ５を介して
折返された転送データとを比較してデータ折返し転送試
験を行うことによって、外部記憶装置とその外部記憶制
御装置とを使用することなくＰＣＩバス１０１のデータ
転送試験を行うことができる。
【００５３】また、ＰＣＩボード１のＰＣＩバスデータ
折返し機構２に設けたＲＯＭ４に転送の中断・再開タイ
ミングのパターンを格納しておき、その転送の中断・再
開タイミングのパターンにしたがってＰＣＩバスデータ
折返し機構２と主記憶装置８との間のデータ転送を行う
ことによって、従来の外部記憶装置を用いたＰＣＩバス
におけるデータ折返し転送試験では行えなかったデータ
転送中の中断及び再開を意図的に行うことができ、デー
タ転送中の中断及び再開による転送データの滑り等の影
響がなく、正しくデータ転送が行われているかを試験す
ることができる。
折返し機構２に設けたＲＯＭ４に転送の中断・再開タイ
ミングのパターンを格納しておき、その転送の中断・再
開タイミングのパターンにしたがってＰＣＩバスデータ
折返し機構２と主記憶装置８との間のデータ転送を行う
ことによって、従来の外部記憶装置を用いたＰＣＩバス
におけるデータ折返し転送試験では行えなかったデータ
転送中の中断及び再開を意図的に行うことができ、デー
タ転送中の中断及び再開による転送データの滑り等の影
響がなく、正しくデータ転送が行われているかを試験す
ることができる。
【００５４】
【発明の効果】以上説明したように本発明のデータ転送
試験システムによれば、入出力装置と主記憶装置との間
のデータ転送をＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍ
ｐｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ）バスを用いて行う
システムにおいてＰＣＩバスと主記憶装置との間のデー
タ転送試験を行うデータ転送試験方法であって、ＰＣＩ
バスに接続されるＰＣＩボード上に実装された折返し手
段で主記憶装置から送られてきたデータを主記憶装置に
折返し、主記憶装置に予め記憶されている転送データと
ＰＣＩボード上の折返し手段で折返された転送データと
を比較してデータ折返し転送試験を行うことによって、
外部記憶装置とその外部記憶制御装置とを使用すること
なくＰＣＩバスのデータ転送試験を行うことができると
いう効果がある。
試験システムによれば、入出力装置と主記憶装置との間
のデータ転送をＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍ
ｐｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ）バスを用いて行う
システムにおいてＰＣＩバスと主記憶装置との間のデー
タ転送試験を行うデータ転送試験方法であって、ＰＣＩ
バスに接続されるＰＣＩボード上に実装された折返し手
段で主記憶装置から送られてきたデータを主記憶装置に
折返し、主記憶装置に予め記憶されている転送データと
ＰＣＩボード上の折返し手段で折返された転送データと
を比較してデータ折返し転送試験を行うことによって、
外部記憶装置とその外部記憶制御装置とを使用すること
なくＰＣＩバスのデータ転送試験を行うことができると
いう効果がある。
【００５５】また、本発明のデータ転送試験システムに
よれば、上記の構成において、主記憶装置と折返し手段
との間のデータ転送中における中断及び再開を外部指示
に応じて実行することによって、データ転送中に転送の
中断及び再開を意図的に行うことができ、データ転送中
の滑り等の影響を考慮したデータ転送試験を行うことが
できるという効果がある。
よれば、上記の構成において、主記憶装置と折返し手段
との間のデータ転送中における中断及び再開を外部指示
に応じて実行することによって、データ転送中に転送の
中断及び再開を意図的に行うことができ、データ転送中
の滑り等の影響を考慮したデータ転送試験を行うことが
できるという効果がある。
【図１】本発明の一実施例によるデータ転送試験システ
ムの構成を示すブロック図である。
ムの構成を示すブロック図である。
【図２】図１のコントロール部の詳細な構成を示すブロ
ック図である。
ック図である。
【図３】図１のＲＯＭの構成例を示す図である。
【図４】本発明の一実施例による書込みデータ転送動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図５】本発明の一実施例による読出しデータ転送動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図６】従来例によるデータ転送試験システムの構成を
示すブロック図である。
示すブロック図である。
１ ＰＣＩボード ２ ＰＣＩバスデータ折返し機構（ターゲット） ３ コントロール部 ４ ＲＯＭ ５ ＦＩＦＯ ６ ホストＰＣＩブリッジ ７ ＣＰＵ ８ 主記憶装置 ３１ 書込みアドレス検出部 ３２ 書込みデータ制御部 ３３ 読出しアドレス検出部 ３４ ＲＯＭアドレス制御部 ３５ アドレスカウンタ部 ３６ 転送中断・再開制御部 ３７ 中断・再開データ判別部 ３８ 転送再開カウンタ部 ３９ 転送中断カウンタ部 ４０ データ送出制御部 ４１ バスサイクル検出部 ８１ 試験プログラム ８２ 書込み元データエリア ８３ 読出しデータエリア
Claims (10)
- 【請求項１】 入出力装置と主記憶装置との間のデータ
転送をＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅ
ｎｔ Ｉｎｔｅｒｆａｃｅ）バスを用いて行うシステム
において前記ＰＣＩバスと前記主記憶装置との間のデー
タ転送試験を行うデータ転送試験システムであって、前
記ＰＣＩバスに接続されるＰＣＩボードと、前記ＰＣＩ
ボード上に実装されかつ前記主記憶装置から送られてき
たデータを前記主記憶装置に折返す折返し手段とを有
し、前記主記憶装置に予め記憶された転送データと前記
ＰＣＩボード上の前記折返し手段で折返された転送デー
タとを比較してデータ折返し転送試験を行うように構成
したことを特徴とするデータ転送試験システム。 - 【請求項２】 前記折返し手段は、前記主記憶装置から
送られてきたデータを保持する保持手段と、前記保持手
段に保持されたデータを前記主記憶装置に書込む手段と
を含むことを特徴とする請求項１記載のデータ転送試験
システム。 - 【請求項３】 前記保持手段は、先入れ先出しのメモリ
からなることを特徴とする請求項２記載のデータ転送試
験システム。 - 【請求項４】 前記主記憶装置と前記折返し手段との間
のデータ転送中における中断及び再開を外部指示に応じ
て実行する中断及び再開機能を含むことを特徴とする請
求項１から請求項３のいずれか記載のデータ転送試験シ
ステム。 - 【請求項５】 前記中断及び再開機能は、前記データ転
送中における中断及び再開のタイミングを予め格納する
格納手段と、前記外部指示に応じて前記格納手段から読
出したタイミングで前記データ転送中における中断及び
再開を制御する手段とを含むことを特徴とする請求項４
記載のデータ転送試験システム。 - 【請求項６】 入出力装置と主記憶装置との間のデータ
転送をＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅ
ｎｔ Ｉｎｔｅｒｆａｃｅ）バスを用いて行うシステム
において前記ＰＣＩバスと前記主記憶装置との間のデー
タ転送試験を行うデータ転送試験方法であって、前記Ｐ
ＣＩバスに接続されるＰＣＩボード上に実装された折返
し手段で前記主記憶装置から送られてきたデータを前記
主記憶装置に折返し、前記主記憶装置に予め記憶された
転送データと前記ＰＣＩボード上の前記折返し手段で折
返された転送データとを比較してデータ折返し転送試験
を行うようにしたことを特徴とするデータ転送試験方
法。 - 【請求項７】 前記折返し手段は、前記主記憶装置から
送られてきたデータを保持手段に保持し、前記保持手段
に保持されたデータを前記主記憶装置に書込むようにし
たことを特徴とする請求項６記載のデータ転送試験方
法。 - 【請求項８】 前記保持手段は、先入れ先出しのメモリ
からなることを特徴とする請求項７記載のデータ転送試
験方法。 - 【請求項９】 前記主記憶装置と前記折返し手段との間
のデータ転送中における中断及び再開を外部指示に応じ
て実行するようにしたことを特徴とする請求項６から請
求項８のいずれか記載のデータ転送試験方法。 - 【請求項１０】 前記中断及び再開は、格納手段に予め
格納された前記データ転送中における中断及び再開のタ
イミングを前記外部指示に応じて読出し、当該タイミン
グで前記データ転送中における中断及び再開を制御する
ようにしたことを特徴とする請求項９記載のデータ転送
試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11011090A JP2000207297A (ja) | 1999-01-19 | 1999-01-19 | デ―タ転送試験システム及びそのデ―タ転送試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11011090A JP2000207297A (ja) | 1999-01-19 | 1999-01-19 | デ―タ転送試験システム及びそのデ―タ転送試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000207297A true JP2000207297A (ja) | 2000-07-28 |
Family
ID=11768301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11011090A Withdrawn JP2000207297A (ja) | 1999-01-19 | 1999-01-19 | デ―タ転送試験システム及びそのデ―タ転送試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000207297A (ja) |
-
1999
- 1999-01-19 JP JP11011090A patent/JP2000207297A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060404 |