JPS62243044A - デイスクキヤツシユメモリの制御方式 - Google Patents
デイスクキヤツシユメモリの制御方式Info
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- JPS62243044A JPS62243044A JP61085909A JP8590986A JPS62243044A JP S62243044 A JPS62243044 A JP S62243044A JP 61085909 A JP61085909 A JP 61085909A JP 8590986 A JP8590986 A JP 8590986A JP S62243044 A JPS62243044 A JP S62243044A
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- Japan
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- load
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- 238000000034 method Methods 0.000 claims description 26
- 230000006870 function Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特に主記憶装置とディスク装置間に−置かれ
たディスクキャッシュメモリの制御方式艮関する。
たディスクキャッシュメモリの制御方式艮関する。
ディスク装置の実効的な処理速度を向上させる方法とし
て、主記憶装置とディスク装置の間にキ°ヤッシュメモ
ｌｆｔ！＜ディスクキャッシヱシステムがある。ディス
クキャッシェシステムは、中央。
て、主記憶装置とディスク装置の間にキ°ヤッシュメモ
ｌｆｔ！＜ディスクキャッシヱシステムがある。ディス
クキャッシェシステムは、中央。
、処理装置からの入出力命令があると、目的データがキ
ャッシュメモリ内にあれば、キャッシュメモリをアクセ
スし、キャッシュメモリにない場合は５その入出力処理
と同時釦ないしは前後で目的データの近辺のデータをあ
る大きさでディスク装置からキャッジ−メモリに移しく
ロード動作）、後で発行される入出力命令のデータ要求
に備えるといつものである。このロード処理単位は、レ
コード単位、トラック単位、微トラック単位、シリンダ
単位、データセット単位等考えられるが、一般的に可変
長レコードを扱う場合にはトラック単位あ↑いは数トラ
ツク単位のケースが多い。特にシーン ケンシャルにレコードアクセスを行なう順データ−セッ
トの読み出しでは順次次のレコード読み出しを行なうこ
とが明らかであるため、キャッシュへのロードを数トラ
ック先まで先読みロードを行な５と効果がある。この種
の方式として関連するものに、特開昭５５−１５７０５
６号に示されるようなも、のがある。
ャッシュメモリ内にあれば、キャッシュメモリをアクセ
スし、キャッシュメモリにない場合は５その入出力処理
と同時釦ないしは前後で目的データの近辺のデータをあ
る大きさでディスク装置からキャッジ−メモリに移しく
ロード動作）、後で発行される入出力命令のデータ要求
に備えるといつものである。このロード処理単位は、レ
コード単位、トラック単位、微トラック単位、シリンダ
単位、データセット単位等考えられるが、一般的に可変
長レコードを扱う場合にはトラック単位あ↑いは数トラ
ツク単位のケースが多い。特にシーン ケンシャルにレコードアクセスを行なう順データ−セッ
トの読み出しでは順次次のレコード読み出しを行なうこ
とが明らかであるため、キャッシュへのロードを数トラ
ック先まで先読みロードを行な５と効果がある。この種
の方式として関連するものに、特開昭５５−１５７０５
６号に示されるようなも、のがある。
また、順次アクセスでなくとも、１回の入出力命令が扱
うデータが長い場合には、１回のロード単位を長くする
と効果がある。
うデータが長い場合には、１回のロード単位を長くする
と効果がある。
しかしながら、従来、このよ５に長いデータを一度にロ
ードすると、ロード処理時間を長時間要してしまうとい
う点に配慮がなされていなかった。
ードすると、ロード処理時間を長時間要してしまうとい
う点に配慮がなされていなかった。
〔発明が解決しようとする間４点〕
すなわち、上記従来技術は、長時間のロード中に入出力
命令が発行され、それがキャッシュメモリ内に存在しな
い場合（これを°ミス”といい逆にキャッジ−メモリ内
に存在することを２ビツト′という）、ディスク装置へ
のアクセスがロード完了まで待たされてしまい、入出力
処理時間を増大させてしまうという問題があった。この
待ち時間は１トラツクロードでも数十ミリ秒の時間を要
し。
命令が発行され、それがキャッシュメモリ内に存在しな
い場合（これを°ミス”といい逆にキャッジ−メモリ内
に存在することを２ビツト′という）、ディスク装置へ
のアクセスがロード完了まで待たされてしまい、入出力
処理時間を増大させてしまうという問題があった。この
待ち時間は１トラツクロードでも数十ミリ秒の時間を要
し。
数トラック単位、シリンダ単位のロードになるとその数
倍、数十倍もの時間を要する。従って、ヒラトスる確率
が低い場合にはロード処理が増える５ことになり、非常
に大きなオーバヘッドになる。
倍、数十倍もの時間を要する。従って、ヒラトスる確率
が低い場合にはロード処理が増える５ことになり、非常
に大きなオーバヘッドになる。
そこで本発明の目的は、ロード中に入出力命令が発行さ
れた場合、その入出力命令の実行待ち時間を藏少させる
ことにある。
れた場合、その入出力命令の実行待ち時間を藏少させる
ことにある。
上記目的は、ディスクキャッシュシステム内に、例えば
、入出力命令を受は付は処理する上位インタフェース制
御部と、ディスク装置からキャッシュメモリへのデータ
ロード処理を扱う下位インタフェース制御部を持ち、 （１）上位インタフェース制御部が、下位インタフェー
ス制御部がロード中であることを知る手段と、（２）上
位インタフェース制御部から下位インタフェース制御部
へロード処理中断指令を発行する手段と、 （３）上位インタフェース制御部は、下位インタフェー
ス制御部の中断するロード処理を再開させる。
、入出力命令を受は付は処理する上位インタフェース制
御部と、ディスク装置からキャッシュメモリへのデータ
ロード処理を扱う下位インタフェース制御部を持ち、 （１）上位インタフェース制御部が、下位インタフェー
ス制御部がロード中であることを知る手段と、（２）上
位インタフェース制御部から下位インタフェース制御部
へロード処理中断指令を発行する手段と、 （３）上位インタフェース制御部は、下位インタフェー
ス制御部の中断するロード処理を再開させる。
か否かを示す情報を下位インタフェース制御部に与える
手段 を持つことにより達成される。
手段 を持つことにより達成される。
前記下位インタフェース制御部がロード処理中に、上位
インタフェース制御部が中央処理装置か。
インタフェース制御部が中央処理装置か。
ら入出力命令を受領し、入出力命令を処理するためにデ
ィスク装置をアクセスする必要が生じたとき、上位イン
タフェース制御部がロード中であることを前記（１）の
手段を用いて知り、下位インタフェース制御部に対して
ロード処理中断指令を前記（２）の手段を用いて行なう
。下位インタフェース制御部は、上位インタフェース制
御部からロード処理中断指令を受けとると、直ちに、あ
るいは−適当な時期にロード処理を中断する。
ィスク装置をアクセスする必要が生じたとき、上位イン
タフェース制御部がロード中であることを前記（１）の
手段を用いて知り、下位インタフェース制御部に対して
ロード処理中断指令を前記（２）の手段を用いて行なう
。下位インタフェース制御部は、上位インタフェース制
御部からロード処理中断指令を受けとると、直ちに、あ
るいは−適当な時期にロード処理を中断する。
以上の動作を行なうことにより、ロード中に入出力命令
が発行された場合、その入出力命令の実行待ち時間を減
少させることができる。
が発行された場合、その入出力命令の実行待ち時間を減
少させることができる。
〔実施例］
−以下、本発明の実施例を図面にもとづいて詳細に説明
する。
する。
第２図は本発明が適用される計算機システムの構成図で
ある。中央処理装置１からチャネル装置３に入出力命令
が発行されると、チャネル装置３は主記憶装置２からコ
マンド群をフェッチしてきて、制御装置４ヘコマンドを
発行する。ここでは、キャッシーメそり５を制御装置４
に接続しているが、キャッシュメモリ５の位置は主記憶
装置２とディスク装置６の間にあればどこにあってもよ
い。
ある。中央処理装置１からチャネル装置３に入出力命令
が発行されると、チャネル装置３は主記憶装置２からコ
マンド群をフェッチしてきて、制御装置４ヘコマンドを
発行する。ここでは、キャッシーメそり５を制御装置４
に接続しているが、キャッシュメモリ５の位置は主記憶
装置２とディスク装置６の間にあればどこにあってもよ
い。
制御装置４はこのコマンドを解読し、要求されたデータ
がキャッシュメモリ５内にあればキャッシュメモリ５と
主記憶装置２との間でデータ転送を行ない、要求された
データがキャッシュメモリ５内になければディスク装置
６と主記憶装置２との間でデータ転送を行なうものとす
る。
がキャッシュメモリ５内にあればキャッシュメモリ５と
主記憶装置２との間でデータ転送を行ない、要求された
データがキャッシュメモリ５内になければディスク装置
６と主記憶装置２との間でデータ転送を行なうものとす
る。
次に、本発明の動作について第１図と第２図を参照しな
がら説明する。
がら説明する。
第１図（α）、（ｈ）は、本発明に基づく制御装置４の
内部構成図を示している。制御装置４は、上泡インタフ
ェース制御部４１、下位インタフェース制御部４２、下
位インタフェース制御部４２がロード実行中であること
を示すロード中フリップフロッグ４３、上位インタフェ
ース制御部４１から下位インタフェース制御部４２にロ
ード中断を指示するためのロード中断クリップ７０ツグ
４４を持つ０ まず、第２図（α）での動作を説明する。ロード動作は
ディスク装置６から下位インタフェース制御部４２を経
由してバス切り替えスイッチ４６、キャッシュバス４０
１を経由してデータ転送を行なうものとする。キャッシ
ュバス４０１ハキヤツシーへの書き込み（ロード処理や
データのライト）とキャッシュからの読み出しくヒツト
時のリード動作）で共通に使用される。ロード中に入出
力命令が中央処理装置１かも発行されると、チャネル装
置ｆ３は制御装置４へ起動を発行する。上位インタフェ
ース制御部４１はこの起動を受は取り、その入出力命令
がリード、ライト等のディスク装置６あるいは、キャッ
シュメモリ５をアクセスする一必要のある命令であるか
否か調べ、アクセスする、必要がなければその場で実行
し、アクセスする必要がある場合は、ロード中フリップ
フロップ４３を調べる。ロード中フリップフロップ４３
の情報により下位イ／り７工−ス制御部４２がロード中
でないと認識すると、ミス、ヒツトに対応してそれぞれ
上位・ｒフタフェース制御部４１は下位インタフェース
４２を通じてディスク装＠６あるいはキャッシュバス４
０１を通じてキャッシュメモリ５とデータ転送を行なう
。もしロード中フリップフロップ４３に下位インタフェ
ース制御部４２がロード実行中が表示されていれば、上
位インタフェース制御部４１は、ロード中断指示７リツ
７’７ａング４４をセクトし、下位インタフェース制御
部４２にロード中断を指示する。下位インタフェース制
御部４２は、ロード中断指示フリップ７０ツブ４４がセ
ントされているか否かをロード中に適宜チェックするこ
とにより、セットされていることを認識した場合は、た
だちにロード停止の準備をする。ロード停止契機の一例
として、トラック−の最終レコードロード後を挙げられ
る。例えばシーケンシャルファイルの先読みロードを微
トラック行なうものとして始めたロード処理中に前記ロ
ード中断指示フリップ７０ツブ４４がセットされたこと
を認識した場合、下位インタフェース制御Ｗ、４２はそ
の時点のロード処理中のトラックに記録されている最終
レコードをキャッシュメモリ５にロードした時点でロー
ド処理を停止する。この場合、すでにロードしたトラッ
クについてはキャッシュメモリ５内で有効なデータとし
て扱われる。
内部構成図を示している。制御装置４は、上泡インタフ
ェース制御部４１、下位インタフェース制御部４２、下
位インタフェース制御部４２がロード実行中であること
を示すロード中フリップフロッグ４３、上位インタフェ
ース制御部４１から下位インタフェース制御部４２にロ
ード中断を指示するためのロード中断クリップ７０ツグ
４４を持つ０ まず、第２図（α）での動作を説明する。ロード動作は
ディスク装置６から下位インタフェース制御部４２を経
由してバス切り替えスイッチ４６、キャッシュバス４０
１を経由してデータ転送を行なうものとする。キャッシ
ュバス４０１ハキヤツシーへの書き込み（ロード処理や
データのライト）とキャッシュからの読み出しくヒツト
時のリード動作）で共通に使用される。ロード中に入出
力命令が中央処理装置１かも発行されると、チャネル装
置ｆ３は制御装置４へ起動を発行する。上位インタフェ
ース制御部４１はこの起動を受は取り、その入出力命令
がリード、ライト等のディスク装置６あるいは、キャッ
シュメモリ５をアクセスする一必要のある命令であるか
否か調べ、アクセスする、必要がなければその場で実行
し、アクセスする必要がある場合は、ロード中フリップ
フロップ４３を調べる。ロード中フリップフロップ４３
の情報により下位イ／り７工−ス制御部４２がロード中
でないと認識すると、ミス、ヒツトに対応してそれぞれ
上位・ｒフタフェース制御部４１は下位インタフェース
４２を通じてディスク装＠６あるいはキャッシュバス４
０１を通じてキャッシュメモリ５とデータ転送を行なう
。もしロード中フリップフロップ４３に下位インタフェ
ース制御部４２がロード実行中が表示されていれば、上
位インタフェース制御部４１は、ロード中断指示７リツ
７’７ａング４４をセクトし、下位インタフェース制御
部４２にロード中断を指示する。下位インタフェース制
御部４２は、ロード中断指示フリップ７０ツブ４４がセ
ントされているか否かをロード中に適宜チェックするこ
とにより、セットされていることを認識した場合は、た
だちにロード停止の準備をする。ロード停止契機の一例
として、トラック−の最終レコードロード後を挙げられ
る。例えばシーケンシャルファイルの先読みロードを微
トラック行なうものとして始めたロード処理中に前記ロ
ード中断指示フリップ７０ツブ４４がセットされたこと
を認識した場合、下位インタフェース制御Ｗ、４２はそ
の時点のロード処理中のトラックに記録されている最終
レコードをキャッシュメモリ５にロードした時点でロー
ド処理を停止する。この場合、すでにロードしたトラッ
クについてはキャッシュメモリ５内で有効なデータとし
て扱われる。
そして、このロード中断した後、下位インタフェース制
御部４２はロード中７リツプフロツプ４３をリセットす
る。上位インタフェース制御部４１は、ロード中フリッ
プフロップ４３がリセットされたのを認識すると待たせ
ていた入出力命令の実行を行なう。
御部４２はロード中７リツプフロツプ４３をリセットす
る。上位インタフェース制御部４１は、ロード中フリッ
プフロップ４３がリセットされたのを認識すると待たせ
ていた入出力命令の実行を行なう。
次に第２図（ｂ）にて説明する。第２図（ｂ）は、第２
図（α）と同様に制御部ｇｔ４で本発明を実現したもの
で、（α）と異なる点は、上位インク７工−ス制御部４
１とキャッシュメモリ５の間にキャラ−シーデータ読み
出しバス４０２を、下位インタフェース制御部４２とキ
ャッシュメモリ５の間にキャッジ−データ書き込みバス
４０３をそれぞれ、キャッシュ内データの読み出し、書
き込み専用に設けた点である。この場合は前記第２図（
α）と同様に動作するが、異なる点は、リードヒツト時
は、下位インタフェース制御部４２がロード処理実行中
であっても上位インタフェース制御Ｗ、４１はロード処
理を中断することなくキャッシュメモリ５からキャッシ
ュデータ読み出しバス４０２を経由しくチャネル装置３
にデータを転送できる点である。
図（α）と同様に制御部ｇｔ４で本発明を実現したもの
で、（α）と異なる点は、上位インク７工−ス制御部４
１とキャッシュメモリ５の間にキャラ−シーデータ読み
出しバス４０２を、下位インタフェース制御部４２とキ
ャッシュメモリ５の間にキャッジ−データ書き込みバス
４０３をそれぞれ、キャッシュ内データの読み出し、書
き込み専用に設けた点である。この場合は前記第２図（
α）と同様に動作するが、異なる点は、リードヒツト時
は、下位インタフェース制御部４２がロード処理実行中
であっても上位インタフェース制御Ｗ、４１はロード処
理を中断することなくキャッシュメモリ５からキャッシ
ュデータ読み出しバス４０２を経由しくチャネル装置３
にデータを転送できる点である。
従ってこの場合、ロード処理中断をする必要があるのは
、ディスク装＠６にアクセスする必要がある場合（リー
ドミス、あるいはライト動作等）である。
、ディスク装＠６にアクセスする必要がある場合（リー
ドミス、あるいはライト動作等）である。
次に、中断されたロード処理の再開機能について説明す
る。第２図（α）、（ｈ）にて上位インタフェース制御
部４１と下位インタフェース制御部４２の間にロード再
開情報メモリ４５を設ける。このロード再ｒｊＦＪｍ報
メモリ４５には、上位インタフェ−ス制御部４１から下
位インタフェース制御部４２へのロード再開の指示情報
（例えばトラックアドレス等）をディスク装置乙のアド
レスごとに持ち、ロードを中断した入出力命令の実行が
終了した時点で、下位インタフェース制御部４２がこの
ロード再開指示情報を参照することにより再びロードを
継続する。
る。第２図（α）、（ｈ）にて上位インタフェース制御
部４１と下位インタフェース制御部４２の間にロード再
開情報メモリ４５を設ける。このロード再ｒｊＦＪｍ報
メモリ４５には、上位インタフェ−ス制御部４１から下
位インタフェース制御部４２へのロード再開の指示情報
（例えばトラックアドレス等）をディスク装置乙のアド
レスごとに持ち、ロードを中断した入出力命令の実行が
終了した時点で、下位インタフェース制御部４２がこの
ロード再開指示情報を参照することにより再びロードを
継続する。
以上のように、ロード処理の中継機能を持つことにより
、入出力命令がロード中に発行された場合、適時ロード
を中止することができ、入出力命令を長時間待たせるこ
となく実行することができる。また、ロード処理再開機
能を付加すれば、一旦中断されたロード処理を入出力命
令の実行時間をはずして効率よく行な５ことができる。
、入出力命令がロード中に発行された場合、適時ロード
を中止することができ、入出力命令を長時間待たせるこ
となく実行することができる。また、ロード処理再開機
能を付加すれば、一旦中断されたロード処理を入出力命
令の実行時間をはずして効率よく行な５ことができる。
本発明によれば、入出力命令が中央処理装置から発行さ
れたときに、ディスク装置からキャッシュメモリへのロ
ード処理が完結するまで待つことなく、入出力命令を実
行できるので、前記ロード処理による実行待ち時間を大
幅に短縮する効果がある。また、ロード処理再開機能を
持つことにより、入出力命令実行以外の時間に効率よく
ロードを行なうことができるため、スループットを向上
できる効果がある。
れたときに、ディスク装置からキャッシュメモリへのロ
ード処理が完結するまで待つことなく、入出力命令を実
行できるので、前記ロード処理による実行待ち時間を大
幅に短縮する効果がある。また、ロード処理再開機能を
持つことにより、入出力命令実行以外の時間に効率よく
ロードを行なうことができるため、スループットを向上
できる効果がある。
第１図（α）、（ｂ）は本発明に基づくディスク制。
御装置の内部構成図、第２図は本発明が適用される計算
機システムの構成図である。 ４・・・制御装置、５・・・キャッシュメモリ、６・・
・ディスク装置、４１・・・上位インタフェース制御部
、４２・・・下位インタフェース制御部、４５・・・ロ
ード中フリップフロップ、４４・・・ロード中継指示フ
リップ７０ツブ、４５・・・ロード再開情報メモリ、４
６・・・バス切り替えスイッチ、４０１・・・キャッシ
ュバス、４０２・・・キャッシュデータ読み出しバス、
４０３・・・キャッシュデータ書き込みバス。 第２ 圀
機システムの構成図である。 ４・・・制御装置、５・・・キャッシュメモリ、６・・
・ディスク装置、４１・・・上位インタフェース制御部
、４２・・・下位インタフェース制御部、４５・・・ロ
ード中フリップフロップ、４４・・・ロード中継指示フ
リップ７０ツブ、４５・・・ロード再開情報メモリ、４
６・・・バス切り替えスイッチ、４０１・・・キャッシ
ュバス、４０２・・・キャッシュデータ読み出しバス、
４０３・・・キャッシュデータ書き込みバス。 第２ 圀
Claims (1)
- 【特許請求の範囲】 １、主記憶装置とディスク装置の間に設けられたディス
クキャッシュメモリの制御方式において、ディスク装置
からキャッシュメモリへのロード処理中であることを知
る手段を設け、処理の中断をすべきか否か判断しロード
処理の中断が必要であると判断した場合はロード処理の
中断を行なうようにしたことを特徴とするディスクキャ
ッシュメモリの制御方式。 ２、特許請求の範囲第１項において、前記中断されたロ
ード処理の再開始を行なう手段を設け、入出力命令を実
行していないときにロードを再開始することを特徴とす
るディスクキャッシュメモリの制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61085909A JPS62243044A (ja) | 1986-04-16 | 1986-04-16 | デイスクキヤツシユメモリの制御方式 |
| US07/038,704 US4819203A (en) | 1986-04-16 | 1987-04-15 | Control system for interruption long data transfers between a disk unit or disk coche and main memory to execute input/output instructions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61085909A JPS62243044A (ja) | 1986-04-16 | 1986-04-16 | デイスクキヤツシユメモリの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62243044A true JPS62243044A (ja) | 1987-10-23 |
Family
ID=13871947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61085909A Pending JPS62243044A (ja) | 1986-04-16 | 1986-04-16 | デイスクキヤツシユメモリの制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4819203A (ja) |
| JP (1) | JPS62243044A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5193154A (en) * | 1987-07-10 | 1993-03-09 | Hitachi, Ltd. | Buffered peripheral system and method for backing up and retrieving data to and from backup memory device |
| US5016121A (en) * | 1988-02-25 | 1991-05-14 | Tandon Corporation | Disk drive controller system |
| JP2637788B2 (ja) * | 1988-09-02 | 1997-08-06 | 株式会社日立製作所 | ディスクキャッシュ制御方式および情報処理システム |
| JP2872251B2 (ja) * | 1988-10-12 | 1999-03-17 | 株式会社日立製作所 | 情報処理システム |
| GB2234613B (en) * | 1989-08-03 | 1993-07-07 | Sun Microsystems Inc | Method and apparatus for switching context of state elements in a microprocessor |
| JP2780372B2 (ja) * | 1989-08-29 | 1998-07-30 | 株式会社日立製作所 | デイスク制御装置のキヤツシユ組込制御方法 |
| US5828861A (en) * | 1992-03-06 | 1998-10-27 | Seiko Epson Corporation | System and method for reducing the critical path in memory control unit and input/output control unit operations |
| US5410653A (en) * | 1992-06-16 | 1995-04-25 | International Business Machines Corporation | Asynchronous read-ahead disk caching using multiple disk I/O processes and dynamically variable prefetch length |
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| JP3188071B2 (ja) * | 1993-10-14 | 2001-07-16 | 富士通株式会社 | ディスクキャッシュ装置 |
| US6065100A (en) * | 1996-11-12 | 2000-05-16 | Micro-Design International | Caching apparatus and method for enhancing retrieval of data from an optical storage device |
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|---|---|
| US4819203A (en) | 1989-04-04 |
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