JPS5960551A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JPS5960551A JPS5960551A JP17120182A JP17120182A JPS5960551A JP S5960551 A JPS5960551 A JP S5960551A JP 17120182 A JP17120182 A JP 17120182A JP 17120182 A JP17120182 A JP 17120182A JP S5960551 A JPS5960551 A JP S5960551A
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- JP
- Japan
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- trap
- cycle
- register
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- memory
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/461—Saving or restoring of program or task context
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
不発明は、２サイクル以上のメモリアクセスｒσなうア
クセス制御においてトラップ割込みが発生じた４！台の
メモリアクセス制御方式に関し、１サイクルタイムの増
大全防止すると共にトラップ割込みを即夷行できるメモ
リアクセス制御ガ式％式％ （２）便米技術と問題点 メモリアクセスバスが一つしかないようなマイクロプロ
セツサに斡いて、メモリアクセスがメモリ・データバス
の鴨を越えて発生した場合、その処理には２サイクル分
の時間が必要である。
クセス制御においてトラップ割込みが発生じた４！台の
メモリアクセス制御方式に関し、１サイクルタイムの増
大全防止すると共にトラップ割込みを即夷行できるメモ
リアクセス制御ガ式％式％ （２）便米技術と問題点 メモリアクセスバスが一つしかないようなマイクロプロ
セツサに斡いて、メモリアクセスがメモリ・データバス
の鴨を越えて発生した場合、その処理には２サイクル分
の時間が必要である。
従来、第２サイクル目にトラップ割込みが発生した場合
、トラップ割込みの処理光ｒ仮、マイクロ命令全１サイ
クル目から書実行するか、または２サイクル目の処理が
終るまでトラップ割込みの処理が侍７（ざｎていた。
、トラップ割込みの処理光ｒ仮、マイクロ命令全１サイ
クル目から書実行するか、または２サイクル目の処理が
終るまでトラップ割込みの処理が侍７（ざｎていた。
前者では、第１サイクル目を２回灯なうため処理時間が
無＃、になっており、段者ではトラップ割込みの処理開
始が待たされるため、入出力装置のオーバランの原因に
なる。
無＃、になっており、段者ではトラップ割込みの処理開
始が待たされるため、入出力装置のオーバランの原因に
なる。
（３）発明の目ｌワ
不蛇明は上述の問題点を解決するものであり、処理時間
の無駄金はぶき且つトラップ割込みの処４開始を待たせ
ることのないメモリアクセス制御方式を提供するもので
ゐる。
の無駄金はぶき且つトラップ割込みの処４開始を待たせ
ることのないメモリアクセス制御方式を提供するもので
ゐる。
（４）発明の構成
上記の目的は、本発明によれば、２サイクル以上のメモ
リアクセスを行なうアクセス制御において、アクセスが
２サイクル目以呻でらること全ン５す指示子段？設け、
トラップ割込み時当該指示十段の信７４ｆを並設した記
憶手段に待避させ、トラップ割込みの処理元丁後該記憶
手段に待避させた信号を該指示手段に戻すことにより、
２サイクルｄ以呻のみのメモリアクセスを行なわせるこ
とを待機とするメモリアクセス制御方式とすることによ
り達成される。
リアクセスを行なうアクセス制御において、アクセスが
２サイクル目以呻でらること全ン５す指示子段？設け、
トラップ割込み時当該指示十段の信７４ｆを並設した記
憶手段に待避させ、トラップ割込みの処理元丁後該記憶
手段に待避させた信号を該指示手段に戻すことにより、
２サイクルｄ以呻のみのメモリアクセスを行なわせるこ
とを待機とするメモリアクセス制御方式とすることによ
り達成される。
ここに、トラップ割込みとは、実行すべき一連の命令の
途中において割込みが生じた場合に割込み処理光Ｊ’後
、その一連の命令を芙何すべく彼帰する形式の割込みを
、祷味するものとする。
途中において割込みが生じた場合に割込み処理光Ｊ’後
、その一連の命令を芙何すべく彼帰する形式の割込みを
、祷味するものとする。
（５）発明の実施例
第１図は、一般的なマイクロプロセッサによるメモリア
クセス＋１１Ｊ ｉｔｌ ｋ示すブロック図で、プロセ
ッサ１からアドレス１８′号ｈＤｘ、 民さ１言号Ｌ＋
ＥＮ（）、方向信号工Ｎｏ（この場合はアドレスの瑠〃
口万同）をメモリ制御部２に与え、メモリ制御部２はこ
れらの信号に基いて、メモリ（またはパンファストレー
ジ）３をアドレスする信号Ａ Ｄ Ｈ’と、アライン＋
［ｔｌＪ御信号とを出力する０′！、た、更に、この例
では８ビツトのバイトマークを出力する０ メモリ３から読出された情報はアライン回路４に供給さ
れ、アライン回路４によりマイクロプロセッサが安求し
たデータ形式に合うようにシフトされる。
クセス＋１１Ｊ ｉｔｌ ｋ示すブロック図で、プロセ
ッサ１からアドレス１８′号ｈＤｘ、 民さ１言号Ｌ＋
ＥＮ（）、方向信号工Ｎｏ（この場合はアドレスの瑠〃
口万同）をメモリ制御部２に与え、メモリ制御部２はこ
れらの信号に基いて、メモリ（またはパンファストレー
ジ）３をアドレスする信号Ａ Ｄ Ｈ’と、アライン＋
［ｔｌＪ御信号とを出力する０′！、た、更に、この例
では８ビツトのバイトマークを出力する０ メモリ３から読出された情報はアライン回路４に供給さ
れ、アライン回路４によりマイクロプロセッサが安求し
たデータ形式に合うようにシフトされる。
このようにシフトされたメモリ読み出し情報は、メモリ
制御部２からのバイトマークが１″であるデータレジス
タ（バイトＯ〜７）５の対応したバイトｍ直にストアさ
れる。データレジスタの岡谷ｒ一時刊に格納するセーブ
データレジスタは図示していないが一般には備えられて
いるものである０今、プロセッサｌがメモリ（又はパン
ファストレージ）３のバウンダリを越えてデータを要求
した場合、メモリ市）］御２はＡＤｒｔ、ＬＢ２ＮＧ方
向より、そのアクセスが２サイクルになることヲ恢出し
、２０ Ｙ Ａ Ｏ１ｉ号全出力し、次のサイクルでＭ
Ｓ２Ｔ１ｄ号をＯＮとする。この櫨のメモ！ｊ ：［ｌ
Ｊ御郡部２構成は、第２図の如く表わされる。メモリ制
御部は、ＭＳ２’ｌ’１６号のＯＮ ／ ＯＦ ｙによ
って）（イトマークおよびアライン制御１６号を出力す
る。
制御部２からのバイトマークが１″であるデータレジス
タ（バイトＯ〜７）５の対応したバイトｍ直にストアさ
れる。データレジスタの岡谷ｒ一時刊に格納するセーブ
データレジスタは図示していないが一般には備えられて
いるものである０今、プロセッサｌがメモリ（又はパン
ファストレージ）３のバウンダリを越えてデータを要求
した場合、メモリ市）］御２はＡＤｒｔ、ＬＢ２ＮＧ方
向より、そのアクセスが２サイクルになることヲ恢出し
、２０ Ｙ Ａ Ｏ１ｉ号全出力し、次のサイクルでＭ
Ｓ２Ｔ１ｄ号をＯＮとする。この櫨のメモ！ｊ ：［ｌ
Ｊ御郡部２構成は、第２図の如く表わされる。メモリ制
御部は、ＭＳ２’ｌ’１６号のＯＮ ／ ＯＦ ｙによ
って）（イトマークおよびアライン制御１６号を出力す
る。
友とえば、メモリバス幅が８バイトでアドレスが０００
４（１６進衣示）、ＬＥｆＪＧ−８バイト。
４（１６進衣示）、ＬＥｆＪＧ−８バイト。
方向−工Ｎｏ（アドレスの層別方間）の場合に、第１サ
イクルは ＡＤＨ’＝ＯＱＯ４アブイン市１］岬＃左
４バイト バイトマーク＝ｌＩｌ。
イクルは ＡＤＨ’＝ＯＱＯ４アブイン市１］岬＃左
４バイト バイトマーク＝ｌＩｌ。
２０ＹＡＯ＝ １゜
ｉ２ｖイクルは ＡＤｆｌ’＝００００アライン制御
＝右４バイト バイトマーク＝ｏｙ ＭＳ２Ｔ＝（ｊＮ（１） となる。
＝右４バイト バイトマーク＝ｏｙ ＭＳ２Ｔ＝（ｊＮ（１） となる。
なお、バイトマークのＦＯは、二進形式で表わせば、Ｉ
ＩＩＩＬＪＯＯＯとなり、１の立っているデータレジス
タに４バイト１肯報が取込まれる。
ＩＩＩＬＪＯＯＯとなり、１の立っているデータレジス
タに４バイト１肯報が取込まれる。
ｖＥ来技術においては、１ｉｉＪ記／ｉｇ２サイクル時
に、トジソグ割込みが発生した場合、トラップ処４後第
１サイクルから再びアクセスし直すか第２サイクルのサ
イクルが終ｒするまでトラップの処理金運らせていた。
に、トジソグ割込みが発生した場合、トラップ処４後第
１サイクルから再びアクセスし直すか第２サイクルのサ
イクルが終ｒするまでトラップの処理金運らせていた。
＋：元発明は、第２図に示したメモリ制御部に対して、
第３図の通９ＡＤＨ，ＬＥＮＧ、方向。
第３図の通９ＡＤＨ，ＬＥＮＧ、方向。
Ｍｌ：１２Ｔｌ／）谷ＶジスタＶこ、谷々同じ谷瀘のセ
ーブレジスタＡ Ｄ Ｒ−Ｓ、 Ｌ Ｅ Ｎ Ｇ −
Ｓ 、方間−８゜ＭＳ２Ｔ−８（ｉ−並設しておき、ト
ラップ割込時各レジスタの内容を待避させる様制御する
マルチグＶ夕ｖＭＰＸ−１，ＭＰＸ−２，ＭＰＸ−３゜
ＭＰＸ−４を備えておく。
ーブレジスタＡ Ｄ Ｒ−Ｓ、 Ｌ Ｅ Ｎ Ｇ −
Ｓ 、方間−８゜ＭＳ２Ｔ−８（ｉ−並設しておき、ト
ラップ割込時各レジスタの内容を待避させる様制御する
マルチグＶ夕ｖＭＰＸ−１，ＭＰＸ−２，ＭＰＸ−３゜
ＭＰＸ−４を備えておく。
この様に構成すれば、トラップ発生と同時に、Ａ ＤＨ
，Ｌ ｇ Ｎ Ｇ、方向、ＭＳ２Ｔの各内容に、並設し
た谷セープンジスタに一担格納され、トラップ処理後は
、その内容を元のレジスタに戻すことがでさ、トラップ
発生したサイクルより処理を続行することができる。即
ら、４↓２ザイクルでトラップ発生があったときは第２
サイクルのみ実行し、渠１サイタルについては、待避さ
せていたセーブデータレジスタの内容とで、その２サイ
クルを光道できる。
，Ｌ ｇ Ｎ Ｇ、方向、ＭＳ２Ｔの各内容に、並設し
た谷セープンジスタに一担格納され、トラップ処理後は
、その内容を元のレジスタに戻すことがでさ、トラップ
発生したサイクルより処理を続行することができる。即
ら、４↓２ザイクルでトラップ発生があったときは第２
サイクルのみ実行し、渠１サイタルについては、待避さ
せていたセーブデータレジスタの内容とで、その２サイ
クルを光道できる。
第４ＩＡは、第３図のＭ Ｐ Ｘ−１をより詐昶ｊに示
すもので、アドレスの下位４ビツトは、プロセッサ１か
らセット信号と共に供給され、アンド回路に人力きれる
。一方、図示しない割込み制御回路が、トラップ割込み
を検出、指示すると、メモリ１ｌＩＩＪ御部にはセーブ
信号として直ちに供給され、谷レジスタの内容ヲセーブ
レジスタへ待避させる。
すもので、アドレスの下位４ビツトは、プロセッサ１か
らセット信号と共に供給され、アンド回路に人力きれる
。一方、図示しない割込み制御回路が、トラップ割込み
を検出、指示すると、メモリ１ｌＩＩＪ御部にはセーブ
信号として直ちに供給され、谷レジスタの内容ヲセーブ
レジスタへ待避させる。
そして、割込み処理の終ｒ時にマイクロプロセッサはリ
ストア信号？メモリ制御部に供給し、その内容を元のレ
ジスタに戻す。同、セーブ信号は、ＭＳ２Ｔ信号とのア
ンドにより発生させてもよい。
ストア信号？メモリ制御部に供給し、その内容を元のレ
ジスタに戻す。同、セーブ信号は、ＭＳ２Ｔ信号とのア
ンドにより発生させてもよい。
（６）発明の効果
以上の通り本発明では、２サイクル以上のメモリアクセ
スを灯なうメモリ市１」脚部のアドレス。
スを灯なうメモリ市１」脚部のアドレス。
狡さ、方向、アクセスが２サイクル目以降であることを
示す指示手段に対し、記憶手段を並役し、トラップ割込
み時、谷々記憶手段に待避させ、トラップ割込みの処理
光Ｊ′後、該記憶手段に待避させた１６号を戻し、使用
することによって、２サイクル目以降のみのメモリアク
セスを成行させることができ、トクツブ割込会は直ちに
処理開始できると共に、トラップ割込み元ｒ後、マイク
ロ命令全１サイクル目から＋１）犬ｆＩする場合のよう
な処理時間の無駄は生じない０ 特に、トラップ割込みは侍せることがないので、因数の
入出力装置が接続される系での人出力ｆｃ置のオーバー
ラン（入出力装置のデータ転送費求がメモリへのデータ
転送能力を越えた状態）を生ずる確率が少なくなる。
示す指示手段に対し、記憶手段を並役し、トラップ割込
み時、谷々記憶手段に待避させ、トラップ割込みの処理
光Ｊ′後、該記憶手段に待避させた１６号を戻し、使用
することによって、２サイクル目以降のみのメモリアク
セスを成行させることができ、トクツブ割込会は直ちに
処理開始できると共に、トラップ割込み元ｒ後、マイク
ロ命令全１サイクル目から＋１）犬ｆＩする場合のよう
な処理時間の無駄は生じない０ 特に、トラップ割込みは侍せることがないので、因数の
入出力装置が接続される系での人出力ｆｃ置のオーバー
ラン（入出力装置のデータ転送費求がメモリへのデータ
転送能力を越えた状態）を生ずる確率が少なくなる。
第１図および第２図は従来のマイクロプロセッサによる
メモリアクセス制御を示すブロック図とそのメモリＴＩ
ＩＩＩ脚部の構成を示す回路図、第３図は不発明によジ
構成されるメモ１ハｔｉ制御部の回路図、第４図はその
うちのマルチプレクサの構成を示す回路図である。
メモリアクセス制御を示すブロック図とそのメモリＴＩ
ＩＩＩ脚部の構成を示す回路図、第３図は不発明によジ
構成されるメモ１ハｔｉ制御部の回路図、第４図はその
うちのマルチプレクサの構成を示す回路図である。
Claims (1)
- ２サイクル以上のメモリアクセスを行なうアクセスｒｌ
ｉｌＪｎにおいて、アクセスが２サイクル目以１坤であ
ることを示す指示手段金膜け、トラップ割込み時当職１
目示手段の信号を並設した記憶手段に侍超させ、トラッ
プ割込みの処理光ｆ後該ｄ己憶手段に待避させた１ｇ号
をシ指示手段に戻すことにより、２サイクル目以降のみ
のメモリアクセスを行なわせること全特徴とするメモリ
アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17120182A JPS5960551A (ja) | 1982-09-30 | 1982-09-30 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17120182A JPS5960551A (ja) | 1982-09-30 | 1982-09-30 | メモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960551A true JPS5960551A (ja) | 1984-04-06 |
| JPH0152775B2 JPH0152775B2 (ja) | 1989-11-10 |
Family
ID=15918889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17120182A Granted JPS5960551A (ja) | 1982-09-30 | 1982-09-30 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960551A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087882A (en) * | 1989-05-15 | 1992-02-11 | Mitsubishi Denki K.K. | Ionization current detector device for an internal combustion engine |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5697154A (en) * | 1979-12-29 | 1981-08-05 | Nec Corp | Interruption control system for information processor |
-
1982
- 1982-09-30 JP JP17120182A patent/JPS5960551A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5697154A (en) * | 1979-12-29 | 1981-08-05 | Nec Corp | Interruption control system for information processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087882A (en) * | 1989-05-15 | 1992-02-11 | Mitsubishi Denki K.K. | Ionization current detector device for an internal combustion engine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0152775B2 (ja) | 1989-11-10 |
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