JPS6130298B2

JPS6130298B2 -

Info

Publication number: JPS6130298B2
Application number: JP56035837A
Authority: JP
Inventors: Tomoatsu Yanagida
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-03-12
Filing date: 1981-03-12
Publication date: 1986-07-12
Also published as: JPS57150045A

Description

【発明の詳細な説明】本発明は、命令再試行制御方式に関し、詳しく
は、データ処理装置に障害が発生した場合におい
て、ハードウエアによる命令再試行のためのデー
タ退避制御に関するものである。

電子計算機の命令語は、通常、命令の機能を示
すオペレーシヨン・コード部とその他の部分に分
けられ、その他の部分にはこの命令で使用するデ
ータ（オペランド）のアドレスや結果を格納する
場所のアドレス、さらにその他のパラメータ等が
入る。命令語の長さは機種により異なるが、通
常、各機種とも１種類以上の長さの命令語を備え
ている。

命令の形式は、その命令が扱うデータの存在す
る場所、例えばレジスタ、主記憶装置等により分
類され、レジスタからレジスタへの動作を指示す
るRR形式、レジスタとインデツクス修飾した主
記憶内アドレスで指定される語との動作を示す
RX形式、レジスタと主記憶との動作を指示する
RS形式、あるいは主記憶から主記憶への動作を
指示するSS形式等がある。

例えば、ムーブ・キヤラクタ（MVC）等の命
令は、SS形式であり、第１図ａに示すように、
命令コードと、第１オペランドおよび第２オペラ
ンドの主記憶上のアドレスOP１，OP２と、第１
オペランドおよび第２オペランドのバイト数を指
定する部分Ｌにフイールド分離されている。ムー
ブ・キヤラクタ命令は、第１図ｂに示すように、
第２オペランド・アドレスOP２で指定されてい
る主記憶上のアドレス・データを第１オペラン
ド・アドレスOP２に移す命令であつて、何バイ
トのデータを移すかをＬの部分で指定する。SS
形式の命令は６バイト長であり、そのうちＬの部
分は８ビツトであるから、256バイトのデータを
指定することができる。そして、処理装置が第２
オペランド・アドレスのデータを１バイトずつ読
み出して、第１オペランド・アドレスに書き込む
機能を有する小形機種であれば、１回処理する度
ごとにＬの部分の値を１バイトずつ減算してい
く。また、８バイトずつ処理できる大形機種であ
れば、１回処理する度ごとにＬの部分の値を８バ
イトずつ減算するので、例えば256バイトのデー
タであれば32回の処理で第２オペランド・アドレ
スから第１オペランド・アドレスに全データを移
し替えることができる。

このように、１つの命令で、主記憶に対し演算
結果等の格納を複数回実施する命令において、そ
の命令実行中にハードウエア障害が発生して命令
再試行を実施する場合には、その命令によりどこ
まで演算結果が主記憶に正しく格納されている
か、あるいは主記憶上のオペランドがどこまで破
壊されているかを正確に把握する必要がある。正
確に把握できれば、正しく終了した格能動作の次
の演算結果の格納、つまり最初に障害が発生した
格能動作から命令再試行を開始することができ、
また破壊されたオペランド領域の変更前の値をあ
らかじめ退避しておくことにより、破壊されたオ
ペランド領域に変更前の値を再格納した後に、命
令再試行を開始することができる。

命令再試行時に、その命令実行中のどの時点で
障害が発生したかを把握するためには、一般に、
オペランド処理数をカウントするカウンタ（以後
Ｌカウンタと記す）が用いられる。Ｌカウンタの
値は、第１図ａに示す命令中のＬフイールドの値
と同一である。障害発生後、このＬカウンタを参
照することにより、その命令がどこまで正しく終
了しているかを判断することができる。

ところが、データ処理装置の処理速度が高速化
するにしたがつて、障害が発生した場合に直ちに
処理動作を停止することが困難となり、障害が発
生してもしばらくの間Ｌカウンタの更新が実行さ
れるため、障害が発生して、処理動作が停止した
後にＬカウンタを参照しても、正しく障害発生時
点を判断することが不可能となつている。

そこで、障害が発生した場合、最初から処理を
やり直す方法、あるいはかなりのステツプ数だけ
遡つた時点より命令の再試行を実行する方法等が
考えられるが、最近のデータ処理装置、特にマル
チプロセツサの場合には、主記憶上での２度書き
は禁止されていることもあるので、その場合には
任意領域のデータ内容が変更されると、プログラ
ムの終了と誤認されてしまう。

このため、命令の実行を複数の処理単位に分割
し、それらの各処理単位の最後にチエツク・ポイ
ントを設け、各チエツク・ポイントにおけるＬカ
ウンタの値を退避用レジスタに退避する方法が提
案された。

この方法を実施することにより、障害発生後、
この退避用レジスタを参照すれば、最後に正しく
実行された処理単位のチエツク・ポイントにおけ
るＬカウンタの値を知ることができる。

従来、マイクロ命令制御のデータ処理装置で
は、上記チエツク・ポイントにおけるＬカウンタ
の退避をマイクロ命令で指定している。

しかし、Ｌカウンタの退避をマイクロ命令で指
定する方法では、(1)マイクロ命令作成時に、常に
Ｌカウンタの退避を考慮しなければならず、マイ
クロ命令の作成が繁雑になること、(2)Ｌカウンタ
の退避を指定するためのマイクロ命令のフイール
ドが必要となり、１マイクロ命令のピツト数が増
加するので、製産コストのアツプを招くこと、(3)
コスト・アツプを避けるため、Ｌカウンタ退避指
定をマイクロ命令の既存のフイールドで行うよう
にすると、既存のマイクロ・フアンクシヨンとの
フイールドの重複が生じ、性能を犠性にせざるを
得ない場合が起こる。

本発明の目的は、これら従来の欠点を解消する
ため、命令再試行に必要なオペランド処理数カウ
ンタの値をレジスタに退避する場合に、マイクロ
プログラムで退避を指定せずに、必要な時期に安
価な方法で自動的に退避することができる命令再
試行制御方式を提供することにある。

本発明は、１つの命令に関する演算結果の主記
憶への格納を、複数回に分けて実行するデータ処
理装置において、一般に、命令の処理単位が主記
憶への演算結果の格納単位と一致することに着目
して、主記憶への演算結果の格納が指定されてい
る時点のＬカウンタの値をレジスタに退避させ、
格納動作中に障害が発生した場合等、格納動作が
正しく実行されないときには、退避を中止し、障
害発生時にＬカウンタの退避レジスタを参照する
ことにより、最後に正しく実行された演算結果の
格納時のＬカウンタの値を知ることを特徴として
いる。

以下、本発明の実施例を、図面により説明す
る。

第２図は、本発明の実施例を示す命令再試行制
御回路の論理図であり、第３図は第２図の動作を
示すタイム・チヤートである。

第２図においては、互いに半マシン・サイクル
の位相差をもつタイミング信号１０，１１に同期
して、主記憶への格納指示信号（SREQ）１２を
順次ラツチするフリツプ・フロツプ１〜４が設け
られ、またタイミング信号１０に同期して、Ｌカ
ウンタの出力信号１４をラツチするデイレイ・レ
ジスタ（Ｌ１〜Ｌ３）５〜７が設けられている。
各フリツプ・フロツプ１〜４および各デイレイ・
レジスタ５〜７は、タイミング信号１０，１１が
“１”のときのＤ入力の値を保持する。アンド回
路９では、マシン・チエツク信号（MCK）１３
とタイミング信号１１とフリツプ・フロツプ４の
出力とのアンドをとり、退避レジスタ８のタイミ
ングを入力する。

命令の処理単位が３マシン・サイクルである場
合、命令の処理単位と結果の格納、Ｌカウンタの
更新時期、Ｌカウンタの退避時期の各時間関係
は、第３図に示されている。

第３図において、ＬはＬカウンタの動作を示
し、処理単位ごとに値を更新する。Ｌ１〜Ｌ３は
そのデイレイ・レジスタ５〜７の動作を示し、例
えば処理単位のＬカウンタの値を0.5マシン・
サイクルずつ遅延させて、これを保持する。
SREQは主記憶への格納指示信号１２であり、処
理単位の最後のマシン・サイクルで発生するが、
Ｄ形フリツプ・フロツプ１〜４によりそれぞれ
0.5マシン・サイクルずつ遅延された信号SREQ
１〜４を発生させる。

ＭはＬカウンタの退避レジスタ８の動作を示
し、最後のフリツプ・フロツプ４のデイレイ出力
信号（SREQ４）に同期して、最後のデイレイ・
レジスタ７に保持されているＬカウンタの値をセ
ツトする。第３図では、処理単位におけるＬカ
ウンタの値は、４マシン・サイクル遅延された時
点で退避レジスタ８にセツトされる。

MCKは、１つの処理単位の中で発生する障害
のうち最も遅く発生する障害の検出信号である。
第３図では、１つの処理単位の最後のマシン・サ
イクルが終了した１サイクル後に、その処理単位
で発生するすべての障害を検出することができ
る。

このように、第３図においては、各処理単位の
先頭でＬカウンタが更新され、その値で示される
オペランドの演算が実行され、処理単位の最後に
主記憶への格納指定（SREQ）がなされている。
そして、退避レジスタ８には、Ｌ１〜Ｌ３で遅延
されたＬカウンタの値が、SREQ４・MCKの条
件でセツトされる。

この例では、処理単位、では障害が発生せ
ず、処理単位で障害が発生した場合を示してい
る。すなわち、退避レジスタ８には、処理単位
のSREQ４信号でに対するＬカウンタの値と、
処理単位のSREQ４信号でに対するＬカウン
タの値とがそれぞれ格納されるが、処理単位の
SREQ４信号ではMCK信号により退避レジスタ
８の更新が抑止されるので、最後に正しく実行さ
れた処理単位に対するＬカウンタの値が保持さ
れることになる。

なお、フリツプ・フロツプ１〜４によるSREQ
信号のデイレイ信号の数と、Ｌカウンタのデイレ
イ・レジスタ５〜７の数は、ある処理単位の演算
動作（主記憶への格納指示を含む）の終了後、何
マシン・サイクルでその処理単位に属するすべて
の障害が検出できるかに依存している。例えば、
第３図の場合よりも障害検出がさらに１マシン・
サイクルだけ遅れるならば、さらに２組のSREQ
信号のデイレイ信号と、Ｌカウンタのデイレイ・
レジスタが必要となる。

処理単位に属するすべての障害とは、入力デー
タのエラー、アドレスのエラー、演算エラー等で
あり、一般的にはパリテイ・チエツクや冗長回路
による比較チエツク等によりエラーを検出して
る。装置の処理速度が早い場合は、ケーブルを通
過する信号デイレイ時間等がマシン・サイクルに
比して大きくなるため、障害検出時点も遅くな
る。

このように、本発明によれば、オペランド処理
数カウンタの内容の退避を、主記憶への格納動作
と同期させて行い、かつ格納動作が属する命令処
理単位中に障害が発生した場合には退避を抑止す
るので、障害発生時に退避レジスタを参照すれ
ば、最後に正常に実行した処理単位のオペランド
処理回数が検出できる。したがつて、従来の方法
に比べ、マイクロプログラムで退避指示すること
なく、安価に命令再試行を制御することができ
る。

【図面の簡単な説明】

第１図は本発明に関する命令の形式および動作
説明図、第２図は本発明の実施例を示す命令再試
行制御回路の論理図、第３図は第２図の動作を示
すタイム・チヤートである。１〜４：フリツプ・フロツプ、５〜７：デイレ
イ・レジスタ、８：退避レジスタ、９：アンド回
路、１０，１１：タイミング信号、１２：主記憶
への格納指示信号（SREQ）、１３：マシン・チ
エツク信号（MCK）、１４：Ｌカウンタの出力信
号(L)。

Claims

【特許請求の範囲】

１１つの命令に関する演算結果の主記憶への格
納を、複数回に分けて実行する場合に、上記格納
回数をオペランド処理数カウンタでカウントし、
カウントした内容をレジスタに退避して、障害発
生時に上記レジスタを参照して命令の再試行を実
行するデータ処理装置において、命令の処理を演
算結果の格納により区分される複数個の処理単位
に分割し、演算結果の格納動作に同期して上記オ
ペランド処理数カウンタの内容をレジスタに退避
し、演算結果の格納動作が属する命令処理単位で
障害が発生したときには上記レジスタへの退避を
抑止することを特徴とする命令再試行制御方式。