JPH0756846A - 入出力制御装置及びマイクロプロセッサ及びデータ処理システム並びにデータの転送方法 - Google Patents

Abstract

(57)【要約】 【目的】 入出力処理実行時のマイクロプロセッサの負
荷を低減し、高速な入出力処理が可能なデータ処理シス
テムを提供する。 【構成】 ディスクコントローラ９０は、ディスク装置
３１からのデータが順次格納されるデータレジスタ２１
と、データレジスタ２１において有効なデータが存在す
るか否かを示すデータ状態レジスタ２６と、リトライ信
号生成回路２３と、を有している。データレジスタ２１
に有効なデータが格納されていないにもかかわらず、Ｃ
ＰＵ１からデータレジスタ２１へのアクセスがある場合
には、リトライ信号生成回路２３によってリトライ信号
がアサートされ、これを受けたＣＰＵ１はリトライ機能
を開始する。 【効果】 ポーリング処理をリトライ機能を利用してハ
ードウエアで実現することによってマイクロプロセッサ
の負荷を軽減しつつ処理速度を向上させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、他の装置間との入出
力処理を行う入出力制御装置と、これを高速化させるデ
ータの転送方法と、この転送方法を命令として有するマ
イクロプロセッサと、入出力制御装置とマイクロプロセ
ッサとを組み合わせて構築したデータ処理システムと、
に関するものである。

【０００２】

【従来の技術】図９は、従来のデータ処理システム２０
０のハードウエアの構成例を示すブロック図である。デ
ータ処理システム２００はディスクコントローラ２０に
よってディスク装置３１と、マイクロプロセッサ（以
降、ＣＰＵと記す）６及びメモリ３４の間でデータの入
出力が行われる。ディスク装置３１はケーブル３０を介
して、またＣＰＵ６及びメモリ３４はＣＰＵバス３３を
介して、それぞれディスクコントローラ２０に接続され
る。ディスクコントローラ２０及びメモリ３４へはＣＰ
Ｕバス３３を介して、ＣＰＵ６からアクセスできるよう
に構成されている。

【０００３】このディスクコントローラ２０へのアクセ
スとは、その内部に構成されているデータレジスタ２
１、制御レジスタ２７、バイト数指定レジスタ２８、セ
クタ番号指定レジスタ２９等に対するアクセスであり、
バス制御回路２２を介して行われる。これらのレジスタ
は、通常、いずれもＣＰＵ６のメモリマップの一部にマ
ッピングされ、即ちＣＰＵ６のアドレス空間の一部に割
り付けられているので、このアドレス空間におけるアド
レスを用いてＣＰＵ６から各レジスタ２１，２７，２
８，２９へのアクセスを行うことができる。

【０００４】データ処理システム２００において、ディ
スク装置３１からデータを読み出してメモリ３４に格納
する場合を説明する。ディスク装置３１からデータを読
み出す時は、通常セクタ番号とバイト数を指定する。セ
クタ番号は、読み出したいデータが、ディスク装置３１
の備えるディスクの何処に存在するかという位置を示
す。またバイト数は、その位置から何バイトを読み出す
のかを指定する。通常はこのようにして、ディスクから
まとめて複数バイトのデータが読み出される。

【０００５】セクタ番号とバイト数の指定のため、ディ
スクコントローラ２０の内部には、セクタ番号指定レジ
スタ２９とバイト数指定レジスタ２８が設けられてい
る。そして読み出したいデータに対応したセクタ番号と
バイト数が、ＣＰＵ６によってバス制御回路２２を介し
てそれぞれのレジスタへ設定される（矢印１１０，１１
１）。更にＣＰＵ６は、バス制御回路２２を介して制御
レジスタ２７に、データを読み出す命令に対応する所定
の値を書き込む（矢印１１２）。

【０００６】以上に示す様なＣＰＵ６からディスクコン
トローラ２０の内部へのアクセスによって、ディスクコ
ントローラ２０はケーブル３０を介してディスク装置３
１と必要な情報をやり取りした後、指定されたデータを
ディスク装置３１から読み始める。読み出されたデータ
は、ディスクコントローラ２０内部の外部バスインタフ
ェース回路１０２を介し、データレジスタ２１に順次格
納される（矢印１１４）。多くの場合には、データレジ
スタ２１はＦＩＦＯ形式になっている。

【０００７】この後、ＣＰＵ６はバス制御回路２２を介
してディスクコントローラ２０内のデータレジスタ２１
から格納されたデータを順次読み出し（矢印１１３）、
メモリ３４に書き込んでいく。これによって、データの
読み出しに関する一連の処理が終了する。

【０００８】データレジスタ２１から読み出されたデー
タをメモリ３４に書き込む（以下、データレジスタ２１
からメモリ３４へのデータの「転送」ともいう。）際に
は、所定の手順で行われる。市販されているＣＰＵに
は、例えばＭ３３２１０ＧＳ（三菱電機製）のようにＳ
ＭＯＶというニーモニックで示される命令（以下、ＳＭ
ＯＶ命令という。）をサポートしているものがあり（三
菱３２ビットマイクロプロセッサＭ３２／１００ Ｍ３
３２１０ ＧＳ−２０／ＦＰ−２ ユーザーズマニュア
ル；三菱電機株式会社発行（１９８９年６月）参照）、
このＳＭＯＶ命令を用いてデータレジスタ２１からメモ
リ３４へのデータの転送を行うことができる。

【０００９】図１０は、ＳＭＯＶ命令によって実行され
るマイクロプログラムの手順を例示するフローチャート
である。ＣＰＵ６は図９に示されるように汎用レジスタ
Ｒ０，Ｒ１，Ｒ２を備えており、これらにそれぞれ転送
元先頭アドレス、転送先先頭アドレス、データサイズが
指定されている。そしてＳＭＯＶ命令が発行されると、
まず汎用レジスタＲ１に格納された転送先先頭アドレス
において格納されているデータ＠Ｒ１を、汎用レジスタ
Ｒ０に格納された転送元先頭アドレスにおいて格納され
ているデータ＠Ｒ０に、書き換える（ステップ１３
１）。

【００１０】次に汎用レジスタＲ０の値を１増加させ
（ステップ１３２）、汎用レジスタＲ１の値を１増加さ
せる（ステップ１３３）。これにより、転送元のデータ
のうち、引き続いて読み出されるべきデータのアドレス
を得ることができ、またこの読み出されたデータを、既
に転送されたデータが格納されたアドレスの次のアドレ
スに転送する準備ができる。

【００１１】一方、ステップ１３１によって既に一つの
データが転送されたのであるから、データサイズを示す
汎用レジスタＲ２の値を１減少させる（ステップ１３
４）。そしてこのデータサイズが０になればデータの転
送が完了したことになる（ステップ１３５）。

【００１２】つまり、ＳＭＯＶ命令は、メモリのある領
域から他の領域に、指定されたデータサイズだけ順次デ
ータを転送してブロックコピーを行う命令である。ここ
ではデータレジスタ２１のアドレスは固定されているの
で、データサイズを１とし、ＳＭＯＶ命令を複数回繰り
返すことになる。

【００１３】ところでデータの読み出しを行う際、ＣＰ
Ｕ６がデータレジスタ２１を読み出す速度に比べ、ディ
スクコントローラ２０がデータレジスタ２１へデータを
格納する速度が遅い場合がある。この場合には、ディス
クコントローラ２０がデータレジスタ２１へデータを格
納するのが間に合わず、ＣＰＵ６は未だデータが入って
いない「空の」データレジスタ２１を読むことになる。
ここでＣＰＵ６がデータレジスタ２１から読み出したデ
ータは正しいデータではない。

【００１４】このような不都合を防ぐため、通常ポーリ
ングと呼ばれる方法がとられている。ポーリングにおい
ては、ＣＰＵ６はまずデータレジスタ２１におけるデー
タの有無を調べ、データの存在を確認すればデータレジ
スタ２１からのデータの読み出しを行い、データの不存
在を確認すれば、新たなデータがデータレジスタ２１に
格納されてからデータの読み出しが行われる。データレ
ジスタ２１におけるデータの有無を調べるため、データ
レジスタ２１の状態を確認するデータ状態レジスタ２６
がディスクコントローラ２０内部に設けられている。

【００１５】図１１はポーリングの手順を示すフローチ
ャートである。データの読み出しのため、既述のように
ＣＰＵ６はＣＰＵバス３３及びバス制御回路２２を介
し、制御レジスタ２７、バイト数指定レジスタ２８、セ
クタ番号指定レジスタ２９の各々に所定の値を書き込む
（ステップ８０）。そして更にディスクコントローラ２
０内部のデータ状態レジスタ２６を参照する。これは図
９の矢印１１５に対応している（ステップ８１）。

【００１６】データ状態レジスタ２６を参照することに
より、未だデータレジスタ２１にデータが存在していな
いことが確認されれば再びデータ状態レジスタ２６を繰
り返し参照して、新しいデータがデータレジスタ２１に
格納されるまで待つ（ステップ８２）。そして既にデー
タレジスタ２１にデータが存在していることが確認され
れば、これからデータが読み出され、それがメモリ３４
に書き込まれる（ステップ８３）。

【００１７】次いで、読み出すべき全てのデータが読み
出されたか否か、即ち指定されただけのバイト数が読み
出されたか否かが調べられ（ステップ８４）、読み出し
たデータが指定バイト数に達していなかった場合には、
ステップ８１に戻ってデータ状態レジスタ２６の参照か
ら手順が繰り返される。

【００１８】

【発明が解決しようとする課題】以上のように、従来の
ポーリングによる方法では、ソフトウエアによって毎回
必ずデータ状態レジスタ２６を参照し、データレジスタ
２１におけるデータの有無を確認してからデータレジス
タ２１を読み出しており、ＣＰＵ６への負荷が大きいと
いう問題点があった。

【００１９】更に、ディスクコントローラ２０とディス
ク装置３１間のデータの転送速度が、ＣＰＵ６によるデ
ータレジスタ２１からメモリ３４へのデータの転送速度
と同程度、もしくは速い場合には、ディスク装置３１か
らのデータの読み出しが遅くなるという問題点があっ
た。これは既に新たなデータがデータレジスタ２１に存
在するにもかかわらず、ＣＰＵ６がデータ状態レジスタ
２６を調べるという「オーバーヘッド」が生じるためで
ある。

【００２０】また、ＳＭＯＶ命令では一つのデータを転
送する毎に転送元アドレスと転送先アドレスがそれぞれ
変化する。このため、そのアドレスが固定されたデータ
レジスタ２１から複数のデータを順次読み出してメモリ
３４に転送するような場合には、既述の様に複数回ＳＭ
ＯＶ命令を行わなければならず、多くの実行時間が必要
となって処理速度が遅いという問題点もあった。

【００２１】この発明は上記の問題点を解決するために
なされたもので、ハードウエアによってポーリングの実
行速度を高める入出力制御装置、データの入出力におい
て好適な命令を備えるマイクロプロセッサ、及び両者を
備えて他の装置間との入出力処理を高速化したデータ処
理システムの実現を目的とする。

【００２２】

【課題を解決するための手段】この発明にかかる入出力
制御装置は、第１の態様として（ａ）所定のデータが格
納されるデータレジスタと、（ｂ）前記データレジスタ
に前記所定のデータが格納されているか否かの情報が与
えられるデータ状態レジスタと、（ｃ）前記データ状態
レジスタの状態を示す第１信号が与えられる第１信号線
と、（ｄ）前記データレジスタへのアクセスを試みるこ
とを示す第２信号が与えられる第２信号線と、（ｅ）前
記第１及び第２信号を基にして、前記アクセスが許され
ない場合にアサートする制御信号を生成する制御信号生
成手段と、を備える。

【００２３】望ましくは、第２の態様として前記入出力
制御装置には（ｘ）前記所定のデータが格納される外部
記憶装置が接続される。そして前記データレジスタが格
納していた記憶データの読み出しが行われた場合には、
前記記憶データが消去される。そして前記データ状態レ
ジスタは、（ｂ−１）前記外部記憶装置から前記所定の
データが前記データレジスタに与えられた場合にネゲー
トされ、（ｂ−２）前記データレジスタから前記記憶デ
ータの読み出しが行われた場合にアサートされる、状態
信号を与える。

【００２４】更に望ましくは、第３の態様として前記入
出力制御装置には（ｙ）リトライ機能を有するマイクロ
プロセッサが更に接続される。そして前記状態信号が前
記第１信号に相当し、前記第２信号は、前記アクセス
が、前記データレジスタからの前記記憶データの読み出
しで有る場合にアサートされる。そして前記制御信号生
成手段は前記第１及び第２信号のいずれもがアサートさ
れた場合に前記制御信号をアサートし、前記制御信号は
前記リトライ機能を開始させる。

【００２５】この発明にかかるデータの転送方法は、複
数のデータを記憶しうる少なくとも一つの記憶手段にお
けるデータの転送方法である。そして（ａ）前記記憶手
段のうち固定された第１の番地に既に割り当てられた既
記憶データを順次読み出す工程と、（ｂ）前記既記憶デ
ータを、前記記憶手段のうち第２の番地に続く領域に指
定されたサイズだけ書き込む工程と、を備える。

【００２６】あるいは、複数のデータを記憶しうる少な
くとも一つの記憶手段におけるデータの転送方法であっ
て、（ａ）前記記憶手段のうち固定された第１の番地に
既に割り当てられた既記憶データを読み出す工程と、
（ｂ）前記既記憶データを、前記記憶手段のうち第２の
番地に書き込む工程と、（ｃ）前記第２の番地を更新す
る工程と、（ｄ）前記工程（ａ）〜（ｃ）について、所
定の回数だけの繰り返しを行う工程と、を備える。

【００２７】望ましくは、前記工程（ａ），（ｂ）の間
に（ｅ）前記既記憶データを第３の番地に一旦書き込ん
で退避させ、退避フラグをセットする工程と、（ｆ）前
記既記憶データを前記第３の番地から読み出し、前記退
避フラグをクリアする工程と、を更に備える。そして、
前記工程（ｅ），（ｆ）は、前記退避フラグがクリアさ
れている場合のみ実行される。

【００２８】望ましくは、前記工程（ｄ）は、（ｄ−
１）前記所定の回数を１づつ減らして更新する工程と、
（ｄ−２）前記所定の回数が０になった場合に前記繰り
返しを終了する工程と、を含む。

【００２９】この発明にかかるマイクロプロセッサは、
第１の態様として複数のデータを記憶しうる少なくとも
一つの記憶手段においてデータの転送を行うマイクロプ
ロセッサである。そして（ａ）第１及び第２の番地並び
に所定のサイズをそれぞれ格納する第１乃至第３レジス
タと、（ｂ）所定の命令を解釈してこれを実行する命令
解釈手段と、を備える。そして前記命令解釈手段は、
（ｂ−１）前記第１の番地に既に割り当てられた既記憶
データを順次読み出す工程と、（ｂ−２）前記既記憶デ
ータを、前記第２の番地に続く領域に前記所定のサイズ
だけ書き込む工程と、を実行するマイクロプログラムを
有する。

【００３０】あるいは、第２の態様として複数のデータ
を記憶しうる少なくとも一つの記憶手段においてデータ
の転送を行うマイクロプロセッサであって、（ａ）第１
及び第２の番地並びに所定の回数をそれぞれ第１乃至第
３レジスタと、（ｂ）所定の命令を解釈してこれを実行
する命令解釈手段と、を備える。そして前記命令解釈手
段は、（ｂ−１）前記第１の番地に既に割り当てられた
既記憶データを読み出す工程と、（ｂ−２）前記既記憶
データを、前記第２の番地に書き込む工程と、（ｂ−
３）前記第２の番地を更新する工程と、（ｂ−４）前記
工程（ａ）〜（ｃ）について、前記所定の回数だけの繰
り返しを行う工程と、を実行するマイクロプログラムを
有する。

【００３１】望ましくは、第３の態様として前記マイク
ロプロセッサは、（ｃ）第３の番地に対応する退避レジ
スタと、（ｄ）前記退避レジスタの状態を示す退避フラ
グが与えられる退避状態レジスタと、を更に備える。そ
して前記マイクロプログラムは、前記工程（ｂ−１），
（ｂ−２）の間に（ｂ−５）前記既記憶データを前記第
３の番地に一旦書き込んで退避させ、退避フラグをセッ
トする工程と、（ｂ−６）前記既記憶データを前記第３
の番地から読み出し、前記退避フラグをクリアする工程
と、を更に備える。そして、前記工程（ｂ−１），（ｂ
−５）は、前記退避フラグがクリアされている場合のみ
実行される。

【００３２】望ましくは、第４の態様として前記工程
（ｂ−４）は、（ｂ−４−１）前記所定の回数を１づつ
減らして更新する工程と、（ｂ−４−２）前記所定の回
数が０になった場合に前記繰り返しを終了する工程と、
を含む。

【００３３】この発明にかかるデータ処理システムは、
前記入出力制御装置の前記第３の態様を備えたデータ処
理システムであって、前記リトライ機能を有するマイク
ロプロセッサとして、前記マイクロプロセッサの前記第
１の態様又は第３の態様を用いる。そして前記第１の番
地を前記データレジスタに対応させて前記データの転送
を行う。

【００３４】

【作用】この発明にかかる入出力制御装置において、デ
ータレジスタにデータが存在しない時にデータレジスタ
の読み出しアクセスを受けた場合に、制御信号がアサー
トされる。よってこの入出力制御装置をリトライ機能を
有するマイクロプロセッサと接続し、制御信号をリトラ
イ機能を開始させるリトライ信号として用いることによ
り、次のバスサイクルで再びデータレジスタのアクセス
が行われる。このリトライ機能を用いて、データレジス
タに有効なデータが格納されるまでリトライし続け、制
御信号はハードウエアによって生成されるので、マイク
ロプロセッサの負担を軽減しつつ、ほとんどオーバーヘ
ッドなしにポーリングを実現することができる。

【００３５】この発明にかかるデータの転送方法におい
ては、固定された第１の番地から順次既記憶データを読
み出し、第２の番地に続く領域に、指定されたサイズだ
けデータの転送を行うので、ソフトウエアを介すること
なく、高速に、入出力制御装置のデータレジスタから、
他のメモリの指定領域へのデータ転送を単独で行うこと
ができる。

【００３６】また、既記憶データを一旦退避させ、その
退避の有無は退避フラグによって判断可能でなので、た
とえ途中で割り込みが入っても、入出力制御装置のデー
タレジスタを二重に読み出すことがなく、データの取り
こぼしがない。

【００３７】この発明にかかるマイクロプロセッサは、
この発明にかかるデータの転送方法によってデータを転
送する命令を備えているので、入出力制御装置に接続し
て用いることにより、データレジスタからのデータ読み
取りの際に割り込み処理が生じても、データの取りこぼ
しがない。

【００３８】また、この発明にかかるデータ処理システ
ムは、この発明にかかる入出力制御装置とこの発明にか
かるマイクロプロセッサを接続したものであり、データ
処理速度を向上させることができる。

【００３９】

【実施例】

第１実施例：図１は、この発明の第１実施例にかかるデ
ィスクコントローラ９０を備えたデータ処理システム３
００のハードウエアの構成を示すブロック図である。デ
ータ処理システム３００においては、ＣＰＵ１の制御の
下、ディスクコントローラ９０を介してメモリ３４とデ
ィスク装置３１とのデータの入出力が実行される。

【００４０】ディスクコントローラ９０は、従来のデー
タ処理システム２００の備えるディスクコントローラ２
０と同様に、ＣＰＵ１及びメモリ３４と、ＣＰＵバス３
３を介して接続されている。但し、ＣＰＵバス３３のう
ち、第１バス３３ａのみがメモリ３４に接続され、第２
バス３３ｂはＣＰＵ１とのみ接続されている。

【００４１】ディスクコントローラ９０は、従来のデー
タ処理システム２００の備えるディスクコントローラ２
０と同様に、その内部にデータレジスタ２１、制御レジ
スタ２７、バイト数指定レジスタ２８、セクタ番号指定
レジスタ２９を備えている。これらはバス制御回路９１
を介してバス３３に接続され、従来のデータ処理システ
ム２００と同様にしてＣＰＵ１によって所定の値が書き
込まれ（矢印１１０〜１１２）、またデータが読み出さ
れる（矢印１１３）。

【００４２】更にディスクコントローラ９０は、ポーリ
ングのため、データレジスタ２１に読み出すべきデータ
が存在するか否かを示すデータ状態レジスタ２６を備え
ている。データ状態レジスタ２６にはバス制御回路９１
から信号線１０４が、外部バスインタフェース回路１０
２から信号線１０５が、それぞれ接続されており、両者
によってデータレジスタ２１の状態（読み出すべきデー
タが存在するか否か）が設定される。データ状態レジス
タ２６は、例えばリセットセットフリップフロップ１０
６から構成されている。

【００４３】バス制御回路９１は、ＣＰＵ１がデータレ
ジスタ２１からデータを読み出した場合に信号線１０４
を一時的にアサートする。通常、データレジスタ２１は
ＦＩＦＯ形式になっているので読み出されたデータは消
失し、ＣＰＵ１がデータレジスタ２１からデータを読み
出した場合には、データレジスタ２１は有効なデータを
記憶していない「空の」状態にある。つまり信号線１０
４のアサートは、データレジスタ２１に読み出すべきデ
ータが存在しないことを示すことになる。そして信号線
１０４はリセットセットフリップフロップ１０６のセッ
ト端子Ｓに接続されているので、リセットセットフリッ
プフロップ１０６のＱ出力は、データレジスタ２１に読
み出すべきデータが存在しない場合にアサート（イネー
ブル）される。

【００４４】一方、外部バスインタフェース回路１０２
はデータレジスタ２１にディスク装置３１からのデータ
を書き込んだ時に、信号線１０５を一度アサートする。
つまり信号線１０５のアサートは、データレジスタ２１
に読み出すべきデータが存在することを示すことにな
る。そして信号線１０５はリセットセットフリップフロ
ップ１０６のリセット端子Ｒに接続されているので、リ
セットセットフリップフロップ１０６のＱ出力は、デー
タレジスタ２１に読み出すべきデータが存在する場合に
ネゲート（リセット）される。

【００４５】以上のように、リセットセットフリップフ
ロップ１０６はリセット端子Ｒが一旦アサートされると
Ｑ出力をネゲート（リセット）して、またセット端子Ｓ
が一旦アサートされるとＱ出力をアサート（セット）し
て、それぞれその状態を保持する。このため、リセット
セットフリップフロップ１０６のＱ出力に接続され、デ
ータ状態レジスタ２６から出力される信号線２４は、デ
ィスク装置３１からの新しいデータがデータレジスタ２
１に存在する場合にはネゲートされ、そのデータがＣＰ
Ｕ１により読み出されてデータレジスタ２１に存在しな
い場合にはアサートされることになる。

【００４６】本実施例におけるバス制御回路９１は、従
来のデータ処理システム２００の備えるバス制御回路２
２の構成に加え、デコーダ１０１とリトライ信号生成回
路２３を含んでいる。ここでデコーダ１０１は、ＣＰＵ
１からディスクコントローラ９０に与えられた命令をデ
コードし、これがデータレジスタ２１からデータを読み
出す命令であると判断された場合に信号線１０３をアサ
ートする。また、例えばリトライ信号生成回路２３はＡ
ＮＤゲート１０７で構成されており、データ状態レジス
タ２６からの信号線２４の論理と、デコーダ１０１から
の信号線１０３の論理との論理積が出力される。

【００４７】従って、リトライ信号生成回路２３は、デ
ータ状態レジスタ２６からの信号線２４と、デコーダ１
０１からの信号線１０３の出力が共にアサート（ここで
は論理“Ｈ”に相当する）された場合にのみ自身の出力
をリトライ信号としてアサート（ここでは論理“Ｈ”に
相当する）する。つまりデータレジスタ２１に読むべき
データが存在せず、かつＣＰＵ１からディスクコントロ
ーラのデータレジスタ２１にアクセスがあった場合にの
みリトライ信号生成回路２３の出力（リトライ信号）は
アサートされる。

【００４８】図２は、この実施例におけるポーリングの
手順を示すフローチャートである。ディスクコントロー
ラ２０は、ＣＰＵ１からデータ読み出しサイクルがある
か否かを調べる。そうでなければ同じ判断が繰り返され
る（ステップ１２１）。そしてデータ読み出しサイクル
があれば次のステップ１２２へと進む。

【００４９】ステップ１２２では、データレジスタ２１
に読み出すべきデータがあるか否かを調べ、ある場合に
はステップ１２３に進む。そしてステップ１２３におい
てＣＰＵ１の読み出しサイクルに対応してデータレジス
タ２１のデータをＣＰＵ１に読み込ませる。

【００５０】一方、ステップ１２２においてデータレジ
スタ２１に読み出すべきデータが無いと判断された場合
には、ステップ１２４に進む。そしてＣＰＵ１からの読
み出しサイクルが終了するまでリトライ信号をアサート
し続ける。

【００５１】次に図１に戻って、ステップ１２４の内容
について説明する。リトライ機能は現在市販されている
ほとんどのＣＰＵでサポートされており、リトライ信号
がアサートされた場合にバスの再実行が行われる。

【００５２】ディスクコントローラ９０は、リトライ信
号生成回路２３の出力（ＡＮＤゲート１０７の出力）に
接続されたリトライ信号出力端子２５を備えている。こ
れは第２バス３３ｂによってＣＰＵ１の備えるリトライ
信号入力端子１０に接続されている。既述のように第１
バス３３ａと第２バス３３ｂとはいずれもＣＰＵバス３
３を構成するが、図１においては説明の便宜のために分
離して図示している。

【００５３】ＣＰＵ１は、自身から発行される命令を所
定のバスサイクルでＣＰＵバス３３に与える、バス制御
回路５を備えている。リトライ信号入力端子１０はバス
制御回路５に接続されており、バス制御回路５はアサー
トされたリトライ信号を受けた場合にバスの再実行を行
う。具体的には次のバスサイクルで再びデータレジスタ
２１の読み出しが試みられる。

【００５４】以上に説明されたように、第１実施例にお
いてはディスクコントローラ９０がデータ状態レジスタ
２６の内容を反映してリトライ信号を生成し、ＣＰＵ１
のリトライが行われる。このため図１１に示されたステ
ップ８１，８２をソフトウエアで行わなくとも、ハード
ウエアの機能により、読み出すべきデータがデータレジ
スタ２１に現れるまでリトライが繰り返されるので、ポ
ーリングの実行においてＣＰＵの負荷が低減される。し
かも、オーバーヘッドが生じることもない。

【００５５】第１実施例では、ディスクコントローラ９
０のデータレジスタ２１を読み出す命令についてのみ説
明したが、書き込み命令についても同様の動作をさせる
ことができ、同様な効果を得ることができる。

【００５６】第２実施例：第２実施例はＣＰＵに関する
ものであり、データ処理システム３００，２００のよう
に、アドレスが固定されたデータレジスタ２１から複数
のデータを順次読み出してメモリ３４へデータを転送す
るのに好適な命令を備えている。現在のＣＰＵにおいて
は、従来の技術で説明されたＳＭＯＶ命令のような比較
的機能性の高い命令は、通常マイクロプログラムを用い
て実現されており、第２実施例に関する命令もマイクロ
プログラムを用いて実現することができる。この命令を
説明するのに先立ち、図１を用いてＣＰＵ１の構成を説
明する。

【００５７】但し、第２実施例は図１において示された
第１実施例にかかるディスクコントローラ９０にのみ適
用されるものではなく、図９において示された従来の技
術にかかるディスクコントローラ２０にも適用すること
が可能である。即ちデータ状態レジスタ２６に基づいて
リトライ信号を作ることが、第２実施例の前提になるも
のではない。なお、第２実施例は第１実施例に適用され
ることで一層効果的であるが、これについては第３実施
例において詳述する。

【００５８】ＣＰＵ１は、既に説明されたバス制御回路
５を含め、互いに内部バス１１で接続された命令デコー
ド部２、命令実行部３、汎用レジスタＲ０，Ｒ１，Ｒ２
を備えている。更に命令実行部３はマイクロＲＯＭ４を
備えており、ここには各命令に対応するマイクロプログ
ラムが格納されている。

【００５９】メモリ３４からバス制御回路５を通じて取
り込まれた命令は、命令デコード部２で所定のアドレス
に変換され、内部バス１１を介して命令実行部３に伝達
される。このアドレスはマイクロＲＯＭ４のアドレスで
あり、このアドレスにおいて、取り込まれた命令に対応
するマイクロプログラムがマイクロＲＯＭ４に格納され
ている。命令実行部３ではそのアドレスで指定されるマ
イクロプログラムを実行することにより、取り込まれた
命令を処理する。

【００６０】このようにして、マイクロプログラムを用
いて命令を実行するＣＰＵでは、マイクロプログラムを
変更することにより、容易に新しい命令を実現すること
が可能である。

【００６１】第２実施例にかかる命令は、既述のＳＭＯ
Ｖ命令における転送元先頭アドレスを単一のアドレスに
固定したものであり、これと併せて転送先先頭アドレ
ス、データサイズを指定することにより、ある固定アド
レスからデータサイズ分の回数だけ読み出しを行い、読
み出したデータを順次転送先先頭アドレスから引き続く
領域に格納していく命令である。以下、この新しい命令
をＩＯＳＭＯＶ命令と呼ぶことにする。

【００６２】図３は、ＩＯＳＭＯＶ命令を実行するマイ
クロプログラムの手順を示すフローチャートである。Ｓ
ＭＯＶ命令の場合と類似して、汎用レジスタＲ０，Ｒ
１，Ｒ２のそれぞれには、転送元アドレス、転送先先頭
アドレス、データサイズが指定されている。

【００６３】ＩＯＳＭＯＶ命令が発行されると、まずス
テップ５１において転送先のアドレスのデータ＠Ｒ１
を、転送元の内容＠Ｒ０に書き換える。そしてステップ
５２において汎用レジスタＲ１の内容を１増加させて転
送先アドレスを更新し、次の書き込みサイクルで引き続
いたアドレスに書き込めるようにする。そして、ステッ
プ５３で汎用レジスタＲ２の格納するデータサイズを１
減らし、ステップ５４で所定のデータサイズの転送が完
了したか否かを判断し、未だ完了していない場合にはス
テップ５１に戻る。このようにして同一の転送元アドレ
スから複数のデータを順次メモリ３４の連続したアドレ
スに転送してゆく。

【００６４】ＩＯＳＭＯＶ命令の動作を明確にするた
め、これをＳＭＯＶ命令との比較において説明する。表
１はＩＯＳＭＯＶ命令とＳＭＯＶ命令の動作を比較して
例示する表であり、各動作の実行順に記載されている。

【００６５】

【表１】

【００６６】いま、転送元先頭アドレスあるいは転送元
アドレス（汎用アドレスＲ０において最初に格納された
アドレス）を１０００番地とし、転送先先頭アドレス
（汎用アドレスＲ１において最初に格納されたアドレ
ス）を２０００番地とし、転送するデータサイズ（汎用
アドレスＲ２において最初に格納されたデータサイズ）
を４バイトとする。

【００６７】データ転送は一度に１バイトで行われると
すると、ＩＯＳＭＯＶ命令もＳＭＯＶ命令も、その動作
は４回のデータの転送を含む。しかし、ＳＭＯＶ命令に
おいては転送元のアドレスが順次更新されてゆくのに対
し、ＩＯＳＭＯＶ命令においては転送元のアドレスは固
定されたままである。よって、ディスクコントローラ９
０の備えるアドレスの固定されたデータアドレス２１か
ら、複数のアドレスが割り当てられるメモリ３４へとデ
ータを順次転送する場合には、データサイズを１として
複数回行う必要のあるＳＭＯＶ命令よりも、転送元アド
レスとしてデータレジスタ２１のアドレスを指定すれば
１命令で処理することができるＩＯＳＭＯＶ命令の方が
好適であることがわかる。

【００６８】このＩＯＳＭＯＶ命令のマイクロプログラ
ムに対応したフローチャート（図３）におけるステップ
５１，５２，５３，５４は、図１０において示されたＳ
ＭＯＶ命令のマイクロプログラムに対応したフローチャ
ートにおけるステップ１３１，１３３，１３４，１３５
とそれぞれ同一である。従って、ＩＯＳＭＯＶ命令のマ
イクロプログラムは、既に存在するＳＭＯＶ命令のマイ
クロプログラムからステップ１３２に相当する部分、即
ち転送元アドレスの更新に関する部分のみを除去するだ
けで簡単に実現することができる。第２実施例にかかる
ＣＰＵ１は、その備えるマイクロＲＯＭ４がＩＯＳＭＯ
Ｖ命令のマイクロプログラムを有しているという点で、
図９に示されたデータ処理システム２００の備えるＣＰ
Ｕ６と異なることになる。

【００６９】図４は、ＩＯＳＭＯＶ命令を用いてディス
ク装置３１からデータを読み取る手順を示すフローチャ
ートである。まずステップ６０でＣＰＵ１はＣＰＵバス
３３を介し、制御レジスタ２７、バイト数指定レジスタ
２８、セクタ番号指定レジスタ２９の各々に、ディスク
装置３１に関する所定の値を書き込む。その後ステップ
６１〜６３でＣＰＵの内部レジスタにＩＯＳＭＯＶ命令
のパラメータを指定する。具体的には、ステップ６１に
おいて、転送元であるデータレジスタ２１のアドレスを
汎用レジスタＲ０に与える。そしてステップ６２におい
て、転送先であるメモリ３４のアドレスのうち、データ
レジスタ２１から読み出されたデータをどこから格納す
るかを示す転送先先頭アドレスを汎用レジスタＲ１に与
える。そして汎用レジスタＲ２に転送すべきデータのデ
ータサイズが与えられる。

【００７０】この後、ステップ６４においてＩＯＳＭＯ
Ｖ命令が実行される。既述のように、ＩＯＳＭＯＶ命令
は単独で、固定されたアドレスから順次複数のデータを
読み出して転送するので、ディスク装置３１からのデー
タの転送は簡単な手順で行われ、ＳＭＯＶ命令を複数回
用いる場合よりも処理速度が向上する。

【００７１】なお、ここではＩＯＳＭＯＶ命令としてデ
ータレジスタ２１からメモリ３４へのデータ転送につい
て説明したが、その逆に適用することも可能である。

【００７２】第３実施例：第２実施例において述べたよ
うに、ＩＯＳＭＯＶ命令は第１実施例にかかるディスク
コントローラ９０を前提とするものではない。しかし、
データ状態レジスタ２６に基づいてリトライ信号を作る
リトライ信号生成回路２３を有するディスクコントロー
ラ９０にＩＯＳＭＯＶ命令を与えることで、データ処理
システム３００の処理速度は更に向上する。

【００７３】図５は、この場合におけるＩＯＳＭＯＶ命
令の実行手順を示すフローチャートであり、図４に示さ
れたステップ６４の内部に相当する。ステップ６４にお
けるＩＯＳＭＯＶ命令の実行中にも、第１実施例で示さ
れたリトライ機能を用いるハードウエアによるポーリン
グが行われる。

【００７４】まずステップ６４１において、ＩＯＳＭＯ
Ｖ命令が発行される。これは既述のように、命令デコー
ド部２から内部バス１１を介して命令実行部３に、マイ
クロＲＯＭ４の格納するＩＯＳＭＯＶ命令のマイクロ命
令のアドレスが与えられることに対応する。この後、ス
テップ６４２において、ディスクコントローラ９０によ
るデータレジスタ２１のリード操作が開始される。ここ
でリード操作とはデータレジスタに対するアクセスをい
う。

【００７５】次にステップ６４３において、リトライ信
号のアサートの判断がなされる。リトライ信号のアサー
トがされていればこの判断が繰り返され、アサートされ
ていなければステップ６４４へ進む。これは図２におい
て示されたステップ１２２，１２４に対応しており、ハ
ードウエアによって実行されるものである。

【００７６】そしてステップ６４４ではリード操作が完
了され、読み出されたデータの書き込みが行われる。こ
れは図２に示されたステップ１２３、図３に示されたス
テップ５１に対応している。

【００７７】この後、ステップ６４５において、指定さ
れたバイト数のデータが転送されたか否かが判断され、
指定されたバイト数のデータの転送が終了していればＩ
ＯＳＭＯＶ命令が終了し、ディスク装置３１からのデー
タの読み出しも終了する。指定されたバイト数のデータ
の転送が終了していなれば、ステップ６４３に戻り、リ
トライ信号のネゲートを条件としてステップ６４４の処
理が繰り返される。このステップ６４５は、図３に示さ
れたステップ５２〜５４に対応する。

【００７８】データ処理システム３００においてＩＯＳ
ＭＯＶ命令を用いると、ディスク装置３１からのデータ
の読み出しは以上のようにして行われるので、処理速度
の向上が図れる上、リトライ機能がハードウエアたるリ
トライ信号生成回路２３によって利用されるので、ＣＰ
Ｕ１の負担が少ないポーリングが実行でき、一層処理速
度が向上する。

【００７９】第４実施例：第４実施例は、第２実施例に
示されたＩＯＳＭＯＶ命令を改良した命令を備えるＣＰ
Ｕに関する。この命令はＩＯＳＭＯＶ命令実行中の割り
込み処理に対応するものであり、これの説明に先立ち、
まず一般的な割り込み処理について説明する。

【００８０】図６は一般的な割り込み処理を示すフロー
チャートである。割り込み処理は割り込みプログラムを
強制的に実行するものである。ここで示される各ステッ
プは、ハードウエアで行われることもあればソフトウエ
アで行われることもある。

【００８１】ステップ４０で割り込み処理が始まると、
ステップ４１で、もし割り込みが生じなければ次に実行
されるはずであった命令のアドレスが待避される。そし
て、ステップ４２では、割り込みプログラムの実行によ
り内容が変化する可能性のあるレジスタ（内部状態を示
すレジスタや汎用レジスタ）の内容の待避を行う。これ
らの待避は通常、メモリ上のスタックと呼ばれる場所に
なされる。

【００８２】そしてステップ４３において割り込みプロ
グラムが実行され、これが終了すると、ステップ４４，
４５において、それぞれ内部レジスタ群の内容を復帰さ
せ、次の命令のアドレスを取り込む。これで割り込み処
理が終了して元の状態に戻る。

【００８３】ここで割り込みが発生した後にすぐに割り
込み処理が開始されるわけではなく、一般には現在実行
中の命令が終了してから割り込み処理に入る。例えば、
単に固定アドレスから固定アドレスへとデータの転送を
行うＭＯＶ命令では、転送すべきデータの読み出しサイ
クルと、これの書き込みサイクルとの組合わせが終了し
た後で割り込み処理が開始される。このため、割り込み
処理の最初のステップ４１ではＭＯＶ命令に続いて実行
すべき後発の命令のアドレスの待避が行われ、割り込み
プログラムの終了後はこの後発の命令の実行が開始され
る。

【００８４】しかし、命令の種類によっては、それが実
行中であってもこれを一旦停止させて割り込みプログラ
ムが処理される場合がある。例えば、ＳＭＯＶ命令のよ
うに実行時間が長くなる命令では、割り込みへの高速応
答性を失わないために、その命令実行中でも割り込みを
処理が行われる。

【００８５】このような場合には、次に実行すべき命令
として、現在実行中のＳＭＯＶ命令自身のアドレスが待
避される。即ち割り込みプログラムの終了後に同一の命
令を実行するのである。

【００８６】図１０において示されたように、ＳＭＯＶ
命令は、ＣＰＵ内部の汎用レジスタＲ０〜Ｒ２に格納さ
れた転送元先頭アドレス、転送先先頭アドレスやデータ
サイズをマイクロプログラムで更新しながら実行され
る。このため、割り込み処理において各レジスタの内容
がステップ４２で待避され、ステップ４４で復帰される
限り、割り込みプログラムの終了後に同一の命令を実行
しても、データの転送に必要なアドレスは更新されてい
るため、原則的には割り込み処理に入る前の状態からＳ
ＭＯＶ命令の処理が連続して行われたのと同一の処理が
なされる。これは図３にその手順が示されたＩＯＳＭＯ
Ｖ命令も同様である。

【００８７】ＳＭＯＶ命令と同様に、ＩＯＳＭＯＶ命令
はデータの読み出しサイクルと、データの書き込みサイ
クルとの組合わせで処理が進められる。これは図３にお
いてステップ５１でまとめて図示されているが、汎用レ
ジスタＲ０が格納するアドレスの内容＠Ｒ０が（例えば
データレジスタ２１の内容が）読み出された後に割り込
み処理が入った場合には、その場で直ちに割り込み処理
がかかる。一方、ＦＩＦＯ形式のデータレジスタ２１で
は、読み出されたデータは消失している。

【００８８】よって、割り込みプログラムが終了してＩ
ＯＳＭＯＶ命令が再開されてデータレジスタ２１の内容
が読み出される場合には、その内容は既に更新されてい
たり、有効なものでないことになる。つまり、データレ
ジスタ２１は２回続けて読み出され、その１回目に読み
出されたデータはメモリ３４に格納されることなく取り
こぼすことになってしまう。

【００８９】第４実施例ではこのようなデータの取りこ
ぼしが生じないようにＩＯＳＭＯＶ命令を改良するもの
である。図７は第４実施例にかかるＣＰＵ７のハードウ
エア構成を示すブロック図である。第２実施例において
図１を用いて説明されたＣＰＵ１の構成に加え、転送レ
ジスタ１２及び内部状態レジスタ１３が備えられ、内部
バス１１に接続されている。

【００９０】転送レジスタ１２はＩＯＳＭＯＶ命令の転
送データを一時的に格納しておくためのレジスタであ
る。また内部状態レジスタ１３は、ＣＰＵ７の各種の内
部状態を示すレジスタである。そしてその一部には転送
レジスタ状態フィールド１４が設けられており、これは
転送レジスタ１２にデータが存在するかどうかを示す。
転送レジスタ状態フィールド１４はマイクロプログラム
でセット、クリアされる。

【００９１】図８は、このような構成を有するＣＰＵ７
において実行される、改良されたＩＯＳＭＯＶ命令の手
順を示すフローチャートである。ＩＯＳＭＯＶ命令の発
行により、まずステップ５０で内部状態レジスタ１３中
の転送レジスタ状態フィールド１４が参照される。転送
レジスタ状態フィールド１４がクリアされていた場合
（セットされていなかった場合）にはステップ５１１に
進む。

【００９２】ステップ５１１は図３のステップ５１に対
応し、データの読み出しサイクルに相当するステップ５
１２，５１３、及びデータの書き込みサイクルに相当す
るステップ５１４，５１５から構成されている。ステッ
プ５０で内部状態レジスタ１３中の転送レジスタ状態フ
ィールド１４がセットされていると判断された場合に
は、データの読み出しサイクルに相当するステップ５１
２，５１３をスキップし、データの書き込みサイクルに
相当するステップ５１４，５１５が実行される。

【００９３】ステップ５１１は、データの読み出しサイ
クルとデータの書き込みサイクルとの間に転送レジスタ
１２へのデータの転送をバッファとして設けた構成をと
っている。まずステップ５１２において、転送レジスタ
状態フィールド１４をセットする。そしてＲ０レジスタ
で指定されるアドレス（例えばディスクコントローラ２
０のデータレジスタ２１のアドレスなど）からデータを
読み込み、転送レジスタ１２にこれを格納する（ステッ
プ５１３）。このステップ５１２，５１３はＣＰＵ内部
での操作であり、両者の間において割り込み処理が介入
することはない。もし既に転送レジスタ状態フィールド
１４がセットされていた場合には、転送レジスタ１２に
汎用レジスタＲ０で指定されるアドレスから読み出され
たデータが退避されているはずであるから、既述のよう
にステップ５０からステップ５１４へと処理が進められ
る。

【００９４】ステップ５１４では、転送レジスタ１２に
退避していたデータが汎用レジスタＲ１で指定されるア
ドレスに格納される。そしてステップ５１５によって、
転送レジスタ状態フィールド１４がクリアされる。この
ステップ５１４，５１５もＣＰＵ内部での操作であり、
両者の間において割り込み処理が介入することはない。

【００９５】但し、ステップ５１３とステップ５１４の
間では割り込み処理を介入させ、割り込みプログラムの
開始を遅延させない。そしてここで割り込み処理が介入
しても、転送レジスタ１２や、内部状態レジスタ１３な
どの待避が図６に例示したステップ４２において行われ
るので、ステップ５１２，５１３が二重に実行されるこ
とがなく、ＩＯＳＭＯＶ命令の実行を正常に継続するこ
とができる。このため、データの取りこぼしは回避され
ることになる。

【００９６】上記の説明から明白なように、ステップ５
１２，５１３はその内容を互いに入れ換えることがで
き、またステップ５１４，５１５はその内容を互いに入
れ換えることもできる。

【００９７】なお、第４実施例では転送レジスタ１２を
新しく付加した構成を持つＣＰＵ７について説明した
が、転送レジスタ１２は汎用レジスタなどで代用するこ
とが可能である。

【００９８】また、第４実施例に示されたＣＰＵ７を第
１実施例に示されたディスクコントローラ９０と接続し
て用い、データ処理システムを構築することができるの
はいうまでもない。

【００９９】

【発明の効果】この発明は以上に説明した通り、入出力
制御装置におけるポーリング処理をハードウエアで行う
ことを可能とし、またデータレジスタからの複数のデー
タの転送を単一の命令で行うことを可能とし、マイクロ
プロセッサの負荷を軽減させつつ、データの入出力の処
理を高速化することができる。

【図面の簡単な説明】

【図１】この発明の第１実施例を示すブロック図であ
る。

【図２】この発明の第１実施例を示すフローチャートで
ある。

【図３】この発明の第２実施例を示すフローチャートで
ある。

【図４】この発明の第２実施例を示すフローチャートで
ある。

【図５】この発明の第３実施例を示すフローチャートで
ある。

【図６】この発明の第４実施例の背景を示すフローチャ
ートである。

【図７】この発明の第４実施例を示すブロック図であ
る。

【図８】この発明の第４実施例を示すフローチャートで
ある。

【図９】従来の技術を示すブロック図である。

【図１０】従来の技術を示すフローチャートである。

【図１１】従来の技術を示すフローチャートである。

【符号の説明】

１，７ マイクロプロセッサ（ＣＰＵ） ３ 命令実行部 １２ データレジスタ ２３ リトライ信号生成回路 ２６ データ状態レジスタ ９０ ディスクコントローラ ９１ バス制御装置 Ｒ０〜Ｒ２ 汎用メモリ

【手続補正書】

【提出日】平成５年１１月２６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項６

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】つまり、ＳＭＯＶ命令は、メモリのある領
域から他の領域に、指定されたデータサイズだけ順次デ
ータを転送してブロックコピーを行う命令である。ここ
ではデータレジスタ２１のアドレスは固定されており、
データサイズは１である。よって複数バイトのデータ転
送を行う場合には、ＳＭＯＶ命令を複数回繰り返すこと
になる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】また、ＳＭＯＶ命令では一つのデータを転
送する毎に転送元アドレスと転送先アドレスがそれぞれ
変化する。このため、そのアドレスが固定されたデータ
レジスタ２１から複数のデータを順次読み出してメモリ
３４に転送するような場合には、既述の様に複数回ＳＭ
ＯＶ命令を行わなければならず、ＳＭＯＶ命令を効果的
に使うことができない。従って多くの実行時間が必要と
なって処理速度が遅いという問題点もあった。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】望ましくは、前記工程（ａ），（ｂ）の間
に（ｅ）前記既記憶データを第３の番地に一旦書き込ん
で退避させ、退避フラグをセットする工程と、（ｆ）前
記既記憶データを前記第３の番地から読み出し、前記退
避フラグをクリアする工程と、を更に備える。そして、
前記工程（ａ），（ｂ）は、前記退避フラグがクリアさ
れている場合のみ実行される。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００５１

【補正方法】変更

【補正内容】

【００５１】次に図１に戻って、ステップ１２４の内容
について説明する。リトライ機能は現在市販されている
ほとんどのＣＰＵでサポートされており、リトライ信号
がアサートされた場合にバスサイクルの再実行が行われ
る。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００５３

【補正方法】変更

【補正内容】

【００５３】ＣＰＵ１は、自身から発行される命令を所
定のバスサイクルでＣＰＵバス３３に与える、バス制御
回路５を備えている。リトライ信号入力端子１０はバス
制御回路５に接続されており、バス制御回路５はアサー
トされたリトライ信号を受けた場合にバスサイクルの再
実行を行う。具体的には次のバスサイクルで再びデータ
レジスタ２１の読み出しが試みられる。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００７０

【補正方法】変更

【補正内容】

【００７０】この後、ステップ６４においてＩＯＳＭＯ
Ｖ命令が実行される。既述のように、ＩＯＳＭＯＶ命令
は単独で、固定されたアドレスから順次複数のデータを
読み出して転送するので、ディスク装置３１からのデー
タの転送は簡単な手順で行われ、複数バイトの読み出し
をハードウェアで高速に処理できる。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 （ａ）所定のデータが格納されるデータ
   レジスタと、 （ｂ）前記データレジスタに前記所定のデータが格納さ
   れているか否かの情報が与えられるデータ状態レジスタ
   と、 （ｃ）前記データ状態レジスタの状態を示す第１信号が
   与えられる第１信号線と、 （ｄ）前記データレジスタへのアクセスを試みることを
   示す第２信号が与えられる第２信号線と、 （ｅ）前記第１及び第２信号を基にして、前記アクセス
   が許されない場合にアサートする制御信号を生成する制
   御信号生成手段と、を備える、入出力制御装置。
2. 【請求項２】 前記入出力制御装置には、 （ｘ）前記所定のデータが格納される外部記憶装置が接
   続され、 前記データレジスタが格納していた記憶データの読み出
   しが行われた場合には、前記記憶データが消去され、 前記データ状態レジスタは、 （ｂ−１）前記外部記憶装置から前記所定のデータが前
   記データレジスタに与えられた場合にネゲートされ、 （ｂ−２）前記データレジスタから前記記憶データの読
   み出しが行われた場合にアサートされる、状態信号を与
   える請求項１記載の入出力制御装置。
3. 【請求項３】 前記入出力制御装置には、 （ｙ）リトライ機能を有するマイクロプロセッサが更に
   接続され、 前記状態信号が前記第１信号に相当し、 前記第２信号は、前記アクセスが、前記データレジスタ
   からの前記記憶データの読み出しで有る場合にアサート
   され、 前記制御信号生成手段は前記第１及び第２信号のいずれ
   もがアサートされた場合に前記制御信号をアサートし、 前記制御信号は前記リトライ機能を開始させる、請求項
   ２記載の入出力制御装置。
4. 【請求項４】 複数のデータを記憶しうる少なくとも一
   つの記憶手段におけるデータの転送方法であって、 （ａ）前記記憶手段のうち固定された第１の番地に既に
   割り当てられた既記憶データを順次読み出す工程と、 （ｂ）前記既記憶データを、前記記憶手段のうち第２の
   番地に続く領域に指定されたサイズだけ書き込む工程
   と、を備えるデータの転送方法。
5. 【請求項５】 複数のデータを記憶しうる少なくとも一
   つの記憶手段におけるデータの転送方法であって、 （ａ）前記記憶手段のうち固定された第１の番地に既に
   割り当てられた既記憶データを読み出す工程と、 （ｂ）前記既記憶データを、前記記憶手段のうち第２の
   番地に書き込む工程と、 （ｃ）前記第２の番地を更新する工程と、 （ｄ）前記工程（ａ）〜（ｃ）について、所定の回数だ
   けの繰り返しを行う工程と、を備えるデータの転送方
   法。
6. 【請求項６】 前記データの転送方法は、前記工程
   （ａ），（ｂ）の間に （ｅ）前記既記憶データを第３の番地に一旦書き込んで
   退避させ、退避フラグをセットする工程と、 （ｆ）前記既記憶データを前記第３の番地から読み出
   し、前記退避フラグをクリアする工程と、を更に備え、 前記工程（ａ），（ｅ）は、前記退避フラグがクリアさ
   れている場合のみ実行される、請求項４又は５記載のデ
   ータの転送方法。
7. 【請求項７】 前記工程（ｄ）は、 （ｄ−１）前記所定の回数を１づつ減らして更新する工
   程と、 （ｄ−２）前記所定の回数が０になった場合に前記繰り
   返しを終了する工程と、を含む請求項５記載のデータの
   転送方法。
8. 【請求項８】 複数のデータを記憶しうる少なくとも一
   つの記憶手段においてデータの転送を行うマイクロプロ
   セッサであって、 （ａ）第１及び第２の番地並びに所定のサイズをそれぞ
   れ格納する第１乃至第３レジスタと、 （ｂ）所定の命令を解釈してこれを実行する命令解釈手
   段と、を備え、 前記命令解釈手段は、 （ｂ−１）前記第１の番地に既に割り当てられた既記憶
   データを順次読み出す工程と、 （ｂ−２）前記既記憶データを、前記第２の番地に続く
   領域に前記所定のサイズだけ書き込む工程と、を実行す
   るマイクロプログラムを有するマイクロプロセッサ。
9. 【請求項９】 複数のデータを記憶しうる少なくとも一
   つの記憶手段においてデータの転送を行うマイクロプロ
   セッサであって、 （ａ）第１及び第２の番地並びに所定の回数をそれぞれ
   第１乃至第３レジスタと、 （ｂ）所定の命令を解釈してこれを実行する命令解釈手
   段と、を備え、 前記命令解釈手段は、 （ｂ−１）前記第１の番地に既に割り当てられた既記憶
   データを読み出す工程と、 （ｂ−２）前記既記憶データを、前記第２の番地に書き
   込む工程と、 （ｂ−３）前記第２の番地を更新する工程と、 （ｂ−４）前記工程（ａ）〜（ｃ）について、前記所定
   の回数だけの繰り返しを行う工程と、を実行するマイク
   ロプログラムを有するマイクロプロセッサ。
10. 【請求項１０】 前記マイクロプロセッサは、 （ｃ）第３の番地に対応する退避レジスタと、 （ｄ）前記退避レジスタの状態を示す退避フラグが与え
    られる退避状態レジスタと、を更に備え、 前記マイクロプログラムは前記工程（ｂ−１），（ｂ−
    ２）の間に （ｂ−５）前記既記憶データを前記第３の番地に一旦書
    き込んで退避させ、退避フラグをセットする工程と、 （ｂ−６）前記既記憶データを前記第３の番地から読み
    出し、前記退避フラグをクリアする工程と、を更に備
    え、前記工程（ｂ−１），（ｂ−５）は、前記退避フラ
    グがクリアされている場合のみ実行される、請求項８又
    は９記載のマイクロプロセッサ。
11. 【請求項１１】 前記工程（ｂ−４）は、 （ｂ−４−１）前記所定の回数を１づつ減らして更新す
    る工程と、 （ｂ−４−２）前記所定の回数が０になった場合に前記
    繰り返しを終了する工程と、を含む請求項９記載のマイ
    クロプロセッサ。
12. 【請求項１２】 請求項３記載の入出力制御装置を備え
    たデータ処理システムであって、 前記リトライ機能を有するマイクロプロセッサとして、
    請求項８記載のマイクロプロセッサ及び請求項１０記載
    のマイクロプロセッサの少なくともいずれか一方を用
    い、 前記第１の番地を前記データレジスタに対応させて前記
    データの転送を行うデータ処理システム。