JPS596413B2

JPS596413B2 - チヤネル制御装置

Info

Publication number: JPS596413B2
Application number: JP14639678A
Authority: JP
Inventors: 博夫藤崎; 秀男五十嵐
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-11-27
Filing date: 1978-11-27
Publication date: 1984-02-10
Also published as: JPS5572232A

Description

【発明の詳細な説明】本発明は、チャネル制御装置に関し、特にチャネル制御
装置からメモリ・リクエストを行う部分の改良に関する
ものである。

中央処理装置が入出力命令を送出し、チャネル制御装置
が命◆のアドレス部で指定された入出力制御装置を呼出
して命◆を伝えると、指定された入出力装置が使用可能
状態にあれば、入出力制御装置はチャネル制御装置に対
して入出力動作の指定を要求する。

チャネル制御装置は、メモリからチャネル制御語（ＣＣ
Ｗ）を読出して入出力制御装置に送出する。また、指定
されたメモリのアドレスと入出力制御装置との間でデー
タの転送を行わせる。このように、チャネル制御装置は
中央処理装置と独立して構成され、入出力装置とメモリ
との間のデータ転送を制御するが、特に複数のチャネル
を同時に制御するインチグレード型のチャネル制御装置
の場合には、メモリヘのスループットを大きな値にする
ことが必要である。

チャネル制御装置が、入出力装置とメモリ間でデータの
転送を行わせる場合には、データを一旦チャネル・バッ
ファ（ＣＢＳ）に蓄積し、またメモリから読出したチャ
ネル制御語（ＣＣＷ）はチャネルのレジスタ・ファイル
（ＲＦ）に蓄積する。

したがつて、チャネル制御装置からのメモリ・リクエス
トには、データ・フェッチ（読出し）とデータ・ストア
（書込み）とＣＣＷのフェッチ（読出し）の他、例えば
入出力装置の障害情報等の格納のため制御情報のストア
（書込み）があるので、４種類存在することになる。ま
た、チャネル制御装置におけるメモリ・リクエストの制
御方式には、２種類ある。

その１つは、集中制御を行うサブ・チャネル数が多い場
合のハードウェア制御方式である。

この方式では、メモリ・リクエスト制御部にメモリ・リ
クエスト・アドレスを記憶するためのアドレス・メモリ
（サブ・チヤネル数分の容量）とアドレス更新用演算器
とカウント・メモリ（サブ・チヤネル数分の容量）とカ
ウント更新用演算器が設けられ、マイクロ命令制御部か
らアドレスとカウントの初期値がセツトされることによ
り、リクエスト制御部が自からアドレスとカウントを更
新しながらメモリ・リクエストを行う方式である。他の
１つは、チヤネル制御装置に接続されるチヤネル数が少
い場合に、マイクロ・プログラム制御ですべてのメモリ
・リクエスト制御を行う方式である。

この方式では、チヤネル・データ・バツフア（ＣＢＳ）
にメモリ・アクセス要求が発生すると、マイクロ・プロ
グラムに割込みをかけるので、マイクロ・プログラムは
メモリにアドレスを送出する。そして、ストア・リクエ
ストであればデータ・バツフア（ＣＢＳ）からデータを
読出してメモリ・リクエストを送出し、ストアの終了を
待つて、メモリ・エラーを判定する。また、フエツチ・
リクエストであれば、メモリからフエツチされたデータ
をデータ・バツフア（ＣＢＳ）に格納する。以上の２つ
の方式のうち、前者はメモリに対する転送能力は十分大
きいが、金物量が多くなる。

これに対して後者は金物量は少いが、転送速度等の性能
は低下する。後者の場合、性能を上げるために、プロツ
ク転送を行つて１回のメモリ・リクエスト単位を多くす
る方法もあるが、データ・バツフア（ＣＢＳ）に貯える
データ量が多くなるため、バツフア容量が大きくなると
ともに、ＣＣＷの最初のデータ転送に関して境界が単位
の中途あるいは後方に存在する場合には、バツフア効果
が現われない。例えば、３２バイトのリクエスト単位で
３０バイト目からデータが始まる場合には、最初の単位
は殆んど無駄にバツフアされることになる。本発明の目
的は、このような欠点を解消するため、メモリ・リクエ
スト制御を主にマイクロ・プログラム制御にして金物量
を減少するとともに、一部をハードウエア制御にしてメ
モリ転送能力を向上できるようなチヤネル制御装置を提
供することにある。

本発明においては、メモリ・リクエストの実行を主にマ
イクロ・プログラムにより制御するが、リクエスト終了
報告およびフエツチ・データの格納等の終了処理はハー
ドウエアにより制御し、プログラムが再開するまでの期
間はデータ・リクエストのおいてきぼり制御をマイクロ
・プログラムで行うようにする。

例えば、データ・バツフア部でメモリ・アクセス要求が
発生した場合、マイク口制御部に割込ませ、マイクロ・
プログラムにより応答を必要とするか否かの情報を付し
たメモリ・リクエストと該当チヤネルのメモリ・アドレ
スをメモリ・リクエスト制御部に送出する一方、カウン
トとアドレスの更新を行い、さらにメモリ・リクエスト
を終了させるか否かの判定を行つて終了する。データ・
バツフアとメモリ・リクエスト制御部との間のデータの
転送、およびメモリ・エラーが発生した際の詳細情報の
格納は、ハードウエア制御で行う。以下、本発明の実施
例を、図面により説明する。

第１図は、本発明によるチヤネル制御装置の要部プロツ
ク図である。第１図において、チヤネル用のデータ・バ
ツフア２０はチヤネル集中制御のために１Ｃメモリ内部
が４つに分割され、それぞれのチヤネルに割当てられる
。

また、レジスタ・フアイル５１は、ＣＣＷ等の各チヤネ
ルを制御するために必要な情報を格納するメモリであり
、チヤネル４台分とさらに汎用エリアの分に割当てるた
め５つに分割される。本発明では、メモリ・アドレスお
よびカウントもこのレジスタ・フアイル５１に記憶され
る。なお、レジスタ・フアイル５１は４バイト単位の演
算のために２つに分割されており（ＲＦＯ，ＲＦｌ）、
演算出力の一時ラツチ５６から４バイト・ライン５０を
介して結合される。演算器５５は、制御メモリ（第２図
のＣＳ）から読出されたマイクロ命令により制御される
。データ・バツフア２０への入出力ラインとしては、メ
モリに結合されるもの２１，２５とチヤネルに結合され
るもの１０，１２がある。

メモリからフエツチされたデータは、８バイト・ライン
２１からフエツチ用バツフア２２に一時ラツチされた後
、データ・バツフア２０に格納される。また、メモリに
ストアされるデータは、データ・バツフア２０から読出
されてストア・バツフア２３にセツトされた後、８バイ
トのライン２５に送出される。一方、チヤネルからのデ
ータは、ライン１０より１バイト・ライツチ１１を介し
てデータ・バツフア２０に格納され、またチヤネルに送
出されるデータはデータ・バツフア２０から１バイト・
ラツチ１３にセツトされた後、ライン１２に送出される
。メモリから通知される障害情報は、ライン４９から一
時ラツチ３５に入る。

メモリ・アクセスが終了すると、フエツチ用バツフア２
２またはラツチ３５の内容は、８バイトのライン２６，
４８を経由してレジスタ・フアイル５１のＩＣメモリ内
の対応するエリアに格納される。

メモリ・リクエストの場合のメモリ●アドレスは、マイ
クロ命令によりレジスタ・フアイル５１内のデータがラ
ツチ５３に読出された後、４バイトのライン４６を経由
してメモリ・アドレス・レジスタ４０にセツトされ、ラ
イン４１を介してメモリに送出される。

プロツク３０〜３１には、各チヤネルごとのバツフア・
ポインタ類が存在しており、ポインタはさらにバツフア
２０の入力ポインタと出力ポインタに分けられる。

制御ラツチ４３，４４，４５は、メモリ・リクエスト制
御に用いられ、チヤネル番号、バツフア２０の書込みア
ドレス、レジスタ・フアイル５１の書込みアドレス、リ
クエストの種類等が記憶される。

このうちラツチ４３は、メモリ・リクエストの発生時に
セツトされ、メモリ・アドレス・レジスタ４０のアドレ
スがメモリに送られ受付けられると、ラツチ４３の内容
がラツチ４４に移る。さらに、メモリからメモリ・リク
エスト終了が伝えられると、ラツチ４４の内容がラツチ
４５に移る。なお、制御レジスタ５２は、マイクロ命令
により直接制御されるメモリ・リクエスト用のレジスタ
である。

前述のように、メモリ・リクエストにはＣＣＷフエツチ
、ＣＣＷストア、バツフア２０からのデータ・フエッチ
、およびデータ・ストアの４種類があるが、一例として
ＣＣＷフエツチ・リクエストとバツフア２０からの８バ
イト・データのフエツチ・リクエストの２つの場合につ
いて、その動作を説明する。

第１図においては、マイクロプログラムがメモリ・リク
エストを出す場合に、応答が必要か否かの情報を付して
メモリ・リクエスト制御装置に送出される。メモリ側か
ら応答が不要の場合としては、メモリから入出力装置に
転送するデータの読み出しがあり、応答が必要な場合と
しては、ＣＣＷのようにチヤネルで使用されるデータの
読み出し等がある。先ず、ＣＣＷフエツチの場合、マイ
クロ命令によりレジスタ・フアイル５１内のＣＣＷアド
レスが読出され、ラツチ５３、ライン４６を経由してメ
モリ・アドレス・レジスタ４０にセツトされる。これよ
り先に、ＣＣＷフエツチを行うチヤネル番号、レジスタ
・フアイル５１内のワード番号等がレジスタ５２にセツ
トされているので、マイクロ命令でメモリ・リクエスト
を指示すると、レジスタ５２の内容がライン４７を経由
して制御ラツチ４３にセツトされ、メモリにリクエスト
が送出される。メモリより受付信号が到来すると、制御
ラツチ４３の内容はラツチ４４に移り、さらにメモリよ
り終了信号が到来すると、制御ラツチ４４の内容はラツ
チ４５に移る。

終了信号が到来すると、メモリ・リクエスト制御部は制
御ラツチ４５の内容を参照してフエツチであることを知
り、ライン２１よりフエツチ・バツフア２２にデータを
取込む。さらに、リクエスト制御部は、取込んだデータ
がレジスタ・フアイル５１に格納されるべきことを知り
、ラツチ４５の制御情報（フアイル５１内のワード番号
、チヤネル番号）にしたがつてレジスタ・フアイル５１
に書込みを指示する。このように、マイクロ命令は、メ
モリ・アドレスをアドレス・レジスタ４０にセツトし、
メモリ・リクエストを指示すると、一時終了して後の処
理をハードウエアに渡した後、マイクロ・プロセツサに
割込みをかけて別の処理に移る。第２図は、チヤネル制
御装置における制御メモリのプロツク図であつて、メモ
リ・リクエストには直接関係しない部分を示す。

制御メモリＣＳ内に格納されているマイクロ命令は、マ
イクロ・アドレス・レジスタＡＲで指示された番地から
順次読出され、さらにデコーダＤＥＣにより解読される
と、制御信号発生器ＣＧからタイミング信号が発生され
、第１図における各部を制御する。

また、マイクロ命令のエリアの一部は次のアドレスを指
示する。一方、アドレス・レジスタＡＲの内容は１だけ
加算されて、次のマイクロ命令のアドレスとなる。また
、ｎチヤネル分のマイクロ退避アドレス・レジスタＱ１
〜Ｑｎが設けられ、マイクロ命令はメモリ・リクエスト
が一時終了したとき、該当するチヤネルのマイク口退避
アドレス・レジスタにマイクロ命令の次の番地を退避さ
せる。メモリ・リクエストが終了したとき、マイクロ・
プロセツサに再開始の割込みがかかるので、退避アドレ
ス・レジスタの内容がマイクロ・アドレス・レジスタＡ
Ｒに移され、先に一時終了した次のマイクロ命令が読出
されて、実行が再開される。

この処理は、ＣＣＷフエツチ後のコマンド・コードの正
常性チエツクや、カウント，アドレスの対応するエリア
−の設定等、コマンドの解析のために行われる。次に、
データ・バツフア２０のフエツチの場合第１図のプロツ
ク３０〜３１内でデータ・フエツチが検出され、マイク
ロ・プログラムに割込みがかけられる。

マイクロ・プログラムは割込んだ時点で決定されるチヤ
ネノＶ番号によりレジスタ・フアイル５１内のメモリ・
アドレスを読出す。読出された内容は、ラツチ５３、ラ
イン４６を介してメモリ・リクエスト制御部のアドレス
・レジスタ４０にセツトされる。これと同時に、プロツ
ク３０〜３１からチヤネル番号、バツフア２０のフエツ
チ・データ格納ワード・アドレス等がライン３４を経由
してラツチ４３にセツトされる。マイクロ・プログラム
は、メモリ・アドレスのセツトと同時に、カウントとメ
モリ・アドレスの更新をして終了する。データのメモリ
・アクセスにおいては、メモリからフエツチされたデー
タをバツフア２０に格納するのみでよく、あとはハード
ウエアにより自動的にチヤネルに送出されるので、プロ
グラムで終了処理を行うことなく、ステツプ数を少くし
て転送能力の向上を計つている。

メモリ・リクエストのメモリへの送出、受付、終了は、
前述のＣＣＷフエツチの場合と同じようにメモリ・リク
エスト制御部により行われる。また、メモリ・リクエス
トの終了時には、ラツチ４５の内容にしたがつて、フエ
ツチ・データをライン２１からラツチ２２を経由してバ
ツフア２０に格納する。次に、メモリ障害が報告された
場合には、データ・バツフア２０からのリクエストでも
、ＣＣＷ等の制御リクエストでも、チヤネル番号にした
がつてレジスタ・フアイル５１内の所定のエリアに格納
される。

すなわち、制御リクエストの場合、マイクロ・プログラ
ム再開時の先頭でメモリ障害があつたか否かが調べられ
る。また、データ・リクエストの場合、マイクロ・プロ
グラムには直接知らされることなく、データ・バツフア
制御部を介してチヤネルに伝えられる。これによつて、
チヤネルは、入出力装置とのデータ転送を中止し、さら
に入出力装置からステイタスの報告があるとマイクロ・
プロセツサに割込むように制御される。なお、ＣＣＷス
トア、データ・ストア等のストア・リクエストの場合に
は、フエツチ・リクエストの場合より処理は少く、終了
処理では、メモリから書込み終了報告が到達したときに
それをリクエスト・ソースに通知するのみでよい。第３
図は、本発明によるマイクロ制御処理と従来の処理との
比較図である。

本発明においては、第３図ａに示すように、データ・リ
クエストを主としてマイクロ制御で行うが、前半処理Ａ
１でアドレスをセツトし、メモリ・リクエストを指示す
ると一時終了し、マイクロ・プロセツサに割込みをかけ
て次のアドレスをＱアドレスに退避させるので、次のマ
イクロ命令から処理Ａ２が再開されるまでは別の処理Ｂ
を実行することができる。

したがつて、メモリに対してリクエストを多く出せる能
力を備えている。また、マイクロ・プロセツサの持ち時
間をなくすことができる。これに対して、第３図ｂに示
すように、メモリ・リクエストを全部マイクロ制御で行
うならば、マイクロ・プロセツサはＣの時間だけ待合せ
が必要であり、処理能力も低下することになる。

また、第３図ａにおいて、再開後のＡ２のマイクロ処理
は、コマンド解析のために必要なものであり、しかもリ
トライ等の制御を行う場合には便利である。

以上説明したように、本発明によれば、データ・リクエ
ストをマイクロ制御で実行するが、終了処理のみはハー
ドウエア制御で実行するので、高いスループツトが実現
できる。

また、データ・リクエストをマイクロ制御で行うので、
メモリ・リクエスト制御部のアドレスおよびカウントに
関するハードウエアが省略できる。さらに、制御リクエ
ストの場合、終了時に再びマイクロ・プログラムに割込
むので、リトライ等の制御を簡単に行うことができる。
したがつて、その効果はきわめて大である。

【図面の簡単な説明】

第１図は本発明の実施例を示すチヤネル制御装置の要部
プロツク図、第２図は本発明によるチヤネル制御装置の
制御メモリに関連する部分のプロツク図、第３図は本発
明によるマイクロ制御処理と従来の処理との比較図であ
る。１０・・・・・・チヤネルからの１バイト・バツフア入
力ライン、１１・・・・・・チヤネル用バツフア入カラ
ツチ、１２・・・・・・チヤネルへの１バイト・バツフ
ア出力ライン、１３・・・・・・チヤネル用バツフア出
力ラツチ、２０・・・・・・データ・バツフア、２１・
・・・・・メモリからの出力バス、２２・・・・・・フ
エツチ・バツフア、２３・・・・・・ストア・バツフア
、２４・・・・・・バツフアからストア・バツフアへの
ライン、２５・・・・・・メモリ入力バス、２６・・・
・・・フエツチ・バツフア出力ライン、３０・・・・・
・チヤネルＯ用のバツフア・ポインタとその制御プロツ
ク、３１・・・・・・チヤネル３用のバツフア・ポイン
タとその制御プロツク、３４・・・・・・バッフアから
のメモリ・リクエスト制御情報、３５・・・・・・障害
情報ラツチ、４０・・・・・・アドレス・レジスタ、４
１・・・・・・メモリへのアドレス・ライン、４２・・
・・・・メモリ・リクエスト制御情報出力、４３〜４５
・・・・・・メモリ・リクエスト制御ラツチ、４６・・
・・・・アドレスおよびデータ・バス、４ｒ・・・・・
・マイクロからのメモリ・リクエスト制御情報ライン、
４８・・・・・・レジスタ・フアイルへのメモリ関係の
入力バス、４９・・・・・・メモリからの障害報告ライ
ン、５０・・・・・・演算出力ラツチ・バス、５１・・
・・・・レジスタ・フアイル、５２・・・・・・マイク
ロのメモリ・リクエスト用制御レジスタ、５３〜５４・
・・・・ルジスタ・フアイルの出力ラツチ、５５・・・
・・・演算器、５６・・・・・・演算出力ラツチ。

Claims

【特許請求の範囲】

１チャネル別にデータを格納するデータ・バッファお
よびメモリ・リクエスト制御部を備え、メモリに対しデ
ータおよび制御情報のフェッチとストアを行つて、複数
のチャネルを集中制御するマイクロプログラム制御のチ
ャネル制御装置において、前記データ・バッファからの
メモリ・リクエストをマイクロプログラムに割込ませる
手段を設けるとともに、前記メモリ・リクエスト制御部
に、リクエスト終了報告信号の送出先とフェッチ・デー
タの格納先を記憶する制御ラッチを設け、マイクロプロ
グラムは、応答を必要とするか否かの情報を付したメモ
リ・リクエストとメモリ・アドレスを前記メモリ・リク
エスト制御部に送出するとともに、カウントおよびメモ
リ・アドレスの更新を行つて終了し、後の処理を前記メ
モリ・リクエスト制御部に引渡すことを特徴とするチャ
ネル制御装置。