JPH06161944A - Ｄｍａ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数個の連続した領域を連続して転送する場
合において、ＣＰＵの介在なしに連続転送を継続できる
ＤＭＡ制御装置を提供することを目的とする。 【構成】 転送開始アドレスを示すベースアドレスレジ
スタ１と、常に次回の転送アドレスを示しているカレン
トアドレスレジスタ２と、転送開始時の転送回数を格納
するベースカウントレジスタ４と、残りの転送回数を示
すカレントカウントレジスタ５と、指定された回数の転
送が終了したことを示すターミナルカウント信号ｓ１の
発生により、前記カレントアドレスレジスタ２の内容を
前記ベースアドレスレジスタ１に書き込むことができた
り、前記ベースカウントレジスタ４の内容を前記カレン
トカウントレジスタ５に書き込むことができる制御回路
７とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＭＡ制御装置に関す
るものである。

【０００２】

【従来の技術】高速プロセッサや大容量メモリ、補助記
憶装置の進展に伴って、取り扱うデータの量が膨大なも
のになり、高速のデータ処理が必要とされ、取り扱うデ
ータの転送も高速化が要求されている。特にメモリ間や
補助記憶装置とメモリ間での転送は、データのブロック
単位での処理も頻繁に行われることが多い。

【０００３】従来、メモリ間での転送およびＩ／０装置
とメモリ間での転送等をホストプロセッサの介在なしに
高速に行うものとして、ＤＭＡ制御装置がある。

【０００４】従来のＤＭＡ制御装置では、一度に転送で
きるデータ量が限られており、大きな連続するメモリ領
域を連続転送しようとする場合、連続する次の領域の転
送開始アドレス等の情報をＣＰＵからＤＭＡ制御装置に
書き込む必要がある。

【０００５】以下従来のＤＭＡ転送装置について図を参
照しながら連続するメモリ領域を連続転送しようとする
場合を説明する。

【０００６】図４は従来のＤＭＡ転送装置を示すブロッ
ク図である。図４に示すように、従来のＤＭＡ制御装置
は、ＤＭＡ転送開始アドレスを示すベースアドレスレジ
スタ２１と、一回の転送毎に更新され、常に次回の転送
アドレスを示しているカレントアドレスレジスタ２２
と、一回の転送毎にサービス中のチャネルの前記カレン
トアドレスレジスタ２２の内容を更新するアドレスイン
クリメンタ／デクリメンタ２３と、ＤＭＡ転送開始時の
転送回数を格納するベースカウントレジスタ２４と、一
回の転送毎に１だけデクリメントされ、残りの転送回数
を示すカレントカウントレジスタ２５と、一回の転送毎
にサービス中のチャネルの前記カレントカウントレジス
タ２５の内容を１だけデクリメントし、指定された回数
の転送が終了したことを示すターミナルカウント信号ｓ
２１を出力するカウントデクリメンタ２６と、前記レジ
スタ群の読みだし及び書き込み制御を行う制御回路２７
とを備えた構成となっていた。

【０００７】前記構成のもとで、カレントアドレスレジ
スタ２２は一回のデータ転送毎に更新され、常に次回の
転送アドレスを示している。これに対して、ベースアド
レスレジスタ２１はＣＰＵによって書き換えられるまで
変化はしない。

【０００８】ＤＭＡ転送をはじめる前に、ＣＰＵからベ
ースアドレスレジスタ２１に転送開始アドレスａ１を、
ベースカウントレジスタ２４に転送回数ｃ１を書き込
み、転送を開始する。

【０００９】まず、ベースアドレスレジスタ２１の内容
がカレントアドレスレジスタ２２に、ベースカウントレ
ジスタ２４の内容がカレントカウントレジスタ２５に書
き込まれる。アドレスインクリメンタ／デクリメンタ２
３により、一回のデータ転送毎にカレントアドレスレジ
スタ２２の内容が更新される。また、カレントカウント
レジスタ２５の内容は、カウントデクリメンタ２６によ
り１だけデクリメントされる。カウントデクリメンタ２
６は、指定された回数の転送が終了したら、指定された
回数の転送が終了したことを示すターミナルカウント信
号ｓ２１を出力する。

【００１０】領域１の転送が終了すると、次に領域２を
転送するためにＣＰＵからベースアドレスレジスタ２１
に転送開始アドレスａ２を書き込み、ＤＭＡ転送を開始
する。そして、ベースアドレスレジスタ２１の内容がカ
レントアドレスレジスタ２２に、ベースカウントレジス
タ２４の内容がカレントカウントレジスタ２５に書き込
まれ、領域１と同様にデータ転送が行われる。

【００１１】領域２の転送が終了すると、次に領域３を
転送するためにＣＰＵからベースアドレスレジスタ２１
に転送開始アドレスａ３を書き込み、転送を開始する。

【００１２】この後、同様に連続する領域の転送開始ア
ドレスをＣＰＵからベースアドレスレジスタ２１に書き
込み、指定された領域を転送する。

【００１３】

【発明が解決しようとする課題】このような従来のＤＭ
Ａ制御装置では、複数個の連続したメモリ領域を連続し
て転送しようとする場合、はじめの領域をＤＭＡ転送し
た後に、ＣＰＵによって次の領域の転送開始アドレス等
の情報をＤＭＡ制御装置に書き込む必要があり、全体の
転送処理時間も余分にかかることになるという問題点を
有していた。

【００１４】本発明は上記課題を解決するもので、複数
個の連続したメモリ領域の連続転送を、簡単な回路でか
つ高速に実行するＤＭＡ制御装置を提供することを目的
とする。

【００１５】

【課題を解決するための手段】本発明は上記目的を達成
するために、ＤＭＡ転送開始アドレスを示すベースアド
レスレジスタと、一回のデータ転送毎に更新され、常に
次回の転送アドレスを示しているカレントアドレスレジ
スタと、一回のデータ転送毎にサービス中のチャネルの
前記カレントアドレスレジスタの内容を更新するアドレ
スインクリメンタ／デクリメンタと、ＤＭＡ転送開始時
の転送回数を格納するベースカウントレジスタと、一回
のデータ転送毎に１だけデクリメントされ、残りの転送
回数を示すカレントカウントレジスタと、一回のデータ
転送毎にサービス中のチャネルの前記カレントカウント
レジスタの内容を１だけデクリメントし、指定された回
数の転送が終了したことを示すターミナルカウント信号
を出力するカウントデクリメンタと、前記レジスタ群の
読みだし及び書き込み制御において、前記ターミナルカ
ウント信号の発生により、前記カレントアドレスレジス
タの内容を前記ベースアドレスレジスタに書き込むこと
ができたり、前記ベースカウントレジスタの内容を前記
カレントカウントレジスタに書き込むことができるよう
にした制御回路とを備えている。

【００１６】

【作用】本発明は前記した構成により、複数個の連続し
たメモリ領域の連続転送を、簡単な回路でかつ高速に実
行することができる。初めの領域を転送終了した時点
で、ターミナルカウント信号の発生により、次の転送領
域の開始アドレスを示すカレントアドレスレジスタの内
容をベースアドレスレジスタに書き込む。そして、次の
領域の転送をＣＰＵの介在なしに継続して行う。また、
別の方法として、べースアドレスレジスタの内容は変え
ずに、ターミナルカウント信号の発生により、ベースカ
ウントレジスタの内容をカレントカウントレジスタに書
き込み、次の転送領域の開始アドレスを示すカレントア
ドレスレジスタの内容に基づいて連続転送を継続する。

【００１７】

【実施例】

（実施例１）本発明の第１の実施例のＤＭＡ転送装置に
ついて、以下に図面を用いて説明する。

【００１８】図１は本発明の第１の実施例のＤＭＡ転送
装置を示したブロック図である。図２はそのフローチャ
ート図である。図１に示すように、本発明の第１の実施
例のＤＭＡ転送装置は、ＤＭＡ転送開始アドレスを示す
ベースアドレスレジスタ１と、一回の転送毎に更新さ
れ、常に次回の転送アドレスを示しているカレントアド
レスレジスタ２と、一回の転送毎にサービス中のチャネ
ルの前記カレントアドレスレジスタ２の内容を更新する
アドレスインクリメンタ／デクリメンタ３と、ＤＭＡ転
送開始時の転送回数を格納するベースカウントレジスタ
４と、一回の転送毎に１だけデクリメントされ、残りの
転送回数を示すカレントカウントレジスタ５と、一回の
転送毎にサービス中のチャネルの前記カレントカウント
レジスタ１５の内容を１だけデクリメントし、指定され
た回数の転送が終了したことを示すターミナルカウント
信号ｓ１を出力するカウントデクリメンタ６と、前記レ
ジスタ群の読みだし及び書き込み制御を行う制御回路７
とを備えている。制御回路７は、従来例における制御回
路２７とは異なり、ターミナルカウント信号ｓ１の発生
によりアドレス書き込み信号ｓ２を出力し、カレントア
ドレスレジスタ２の内容をベースアドレスレジスタ１に
書き込むことができる特徴を持っている。

【００１９】以上のように構成された本発明の第１の実
施例のＤＭＡ転送装置について、連続するメモリ領域を
連続転送しようとする場合の動作を説明する。

【００２０】同じサイズの連続する領域１、領域２、領
域３のデータを連続転送することを考える。

【００２１】ＤＭＡ転送をはじめる前に、ＣＰＵからベ
ースアドレスレジスタ１に転送開始アドレスａ１を、ベ
ースカウントレジスタ４に転送回数ｃ１を書き込み、転
送を開始する。

【００２２】まず、ベースアドレスレジスタ１の内容が
カレントアドレスレジスタ２に、ベースカウントレジス
タ４の内容がカレントカウントレジスタ５に書き込まれ
る。アドレスインクリメンタ／デクリメンタ３により、
一回のデータ転送毎にカレントアドレスレジスタ２の内
容が更新される。また、カレントカウントレジスタ５の
内容は、カウントデクリメンタ６により１だけデクリメ
ントされる。カウントデクリメンタ６は、指定された回
数の転送が終了したら、ターミナルカウント信号ｓ１を
出力する。

【００２３】この様に領域１の転送が終了すると、制御
回路７はターミナルカウント信号ｓ１を受信し、アドレ
ス書き込み信号ｓ２を出力する。このアドレス書き込み
信号ｓ２により、次の領域２の転送開始アドレスａ２を
示しているカレントアドレスレジスタ２の内容をベース
アドレスレジスタ１に書き込み、ＤＭＡ転送を継続す
る。

【００２４】同様に領域２の転送が終了すると、制御回
路７は次の領域３の転送開始アドレスａ３を示している
カレントアドレスレジスタ２の内容をベースアドレスレ
ジスタ１に書き込み、ＤＭＡ転送を継続する。

【００２５】この後、同様にターミナルカウント信号ｓ
１の発生によりカレントアドレスレジスタ２の内容をベ
ースアドレスレジスタ１に書き込み、指定された領域を
転送する。

【００２６】なお、本実施例においては転送元をメモリ
としたが、Ｉ／Ｏ装置からメモリへの転送やメモリ内の
異なる領域間の転送についても同じことができる。

【００２７】しかもホストプロセッサの介在なしに、大
きな領域のデータを連続転送することができ、ＣＰＵに
よる余分な操作や初期設定時間を費やすことなく、高速
データ転送が可能である。

【００２８】（実施例２）以下本発明の第２の実施例の
ＤＭＡ転送装置について図面を参照しながら説明する。

【００２９】図３は本発明の第２の実施例のＤＭＡ転送
装置を示したブロック図である。図３に示すように、本
発明の第２の実施例のＤＭＡ転送装置は、ＤＭＡ転送開
始アドレスを示すベースアドレスレジスタ１１と、一回
の転送毎に更新され、常に次回の転送アドレスを示して
いるカレントアドレスレジスタ１２と、一回の転送毎に
サービス中のチャネルの前記カレントアドレスレジスタ
１２の内容を更新するアドレスインクリメンタ／デクリ
メンタ１３と、ＤＭＡ転送開始時の転送回数を格納する
ベースカウントレジスタ１４と、一回の転送毎に１だけ
デクリメントされ、残りの転送回数を示すカレントカウ
ントレジスタ１５と、一回の転送毎にサービス中のチャ
ネルの前記カレントカウントレジスタ１５の内容を１だ
けデクリメントし、指定された回数の転送が終了したこ
とを示すターミナルカウント信号ｓ１１を出力するカウ
ントデクリメンタ１６と、前記レジスタ群の読みだし及
び書き込み制御を行う制御回路１７とを備えている。制
御回路１７は、従来例の制御回路２７および本発明の第
１の実施例の制御回路７とは異なり、ターミナルカウン
ト信号ｓ１１の発生によりカウント書き込み信号ｓ１３
を出力し、ベースカウントレジスタ１４の内容をカレン
トカウントレジスタ１５に書き込むことができる特徴を
持っている。

【００３０】次に、連続するメモリ領域を連続転送しよ
うとする場合の動作を説明する。同じサイズの連続する
領域１、領域２、領域３のデータを連続転送することを
考える。

【００３１】領域１を転送するのは、前記の実施例１と
同じである。領域１の転送が終了すると、制御回路１７
はターミナルカウント信号ｓ１１を受信し、カウント書
き込み信号ｓ１３を出力する。このカウント書き込み信
号ｓ１３により、ベースカウントレジスタ１４の内容を
カレントカウントレジスタ１５に書き込み、次の領域２
の転送開始アドレスａ２を示しているカレントアドレス
レジスタ１２の内容をもとに、ＤＭＡ転送を継続し、領
域２の転送を行う。

【００３２】この後、同様に領域２の転送が終了する
と、制御回路１７はベースカウントレジスタ１４の内容
をカレントカウントレジスタ１５に書き込み、次の領域
３の転送開始アドレスａ３を示しているカレントアドレ
スレジスタ１２の内容をもとに領域２の転送と同じよう
に領域３のＤＭＡ転送を行う。

【００３３】この場合、実施例１とは異なり、ベースア
ドレスレジスタ１１の内容を書き換える必要はない。

【００３４】

【発明の効果】以上説明したように、本発明によれば、
従来のＤＭＡ制御装置では、ＣＰＵを介した余分な操作
を必要としていた大きな領域の連続転送に対し、単純な
制御回路の付加で高速のデータ転送が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＤＭＡ制御装置のブロ
ック図

【図２】本発明の第１の実施例のＤＭＡ制御装置のフロ
ーチャート

【図３】本発明の第２の実施例のＤＭＡ制御装置のブロ
ック図

【図４】従来のＤＭＡ制御装置の構成図

【図５】従来のＤＭＡ制御装置のフローチャート

【符号の説明】

１、１１ ベースアドレスレジスタ ２、１２ カレントアドレスレジスタ ３、１３ アドレスインクリメンタ／デクリメンタ ４、１４ ベースカウントレジスタ ５、１５ カレントカウントレジスタ ６、１６ カウントデクリメンタ ７、１７ 制御回路 ｓ１、ｓ１１ ターミナルカウント信号 ｓ２、ｓ１２ アドレス書き込み信号 ｓ３、ｓ１３ カウント書き込み信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】ＤＭＡ転送開始アドレスを示すベースアド
   レスレジスタと、一回の転送毎に更新され、常に次回の
   転送アドレスを示しているカレントアドレスレジスタ
   と、一回の転送毎にサービス中のチャネルの前記カレン
   トアドレスレジスタの内容を更新するアドレスインクリ
   メンタ／デクリメンタと、ＤＭＡ転送開始時の転送回数
   を格納するベースカウントレジスタと、一回の転送毎に
   １だけデクリメントされ、残りの転送回数を示すカレン
   トカウントレジスタと、一回の転送毎にサービス中のチ
   ャネルの前記カレントカウントレジスタの内容を１だけ
   デクリメントし、指定された回数の転送が終了したこと
   を示すターミナルカウント信号を出力するカウントデク
   リメンタと、前記レジスタ群の読みだし及び書き込み制
   御を行う制御回路とを備え、前記制御回路は前記ターミ
   ナルカウント信号の発生により、前記カレントアドレス
   レジスタの内容を前記ベースアドレスレジスタに書き込
   むようにしたことを特徴とするＤＭＡ制御装置。
2. 【請求項２】制御回路は、ターミナルカウント信号の発
   生により、カレントアドレスレジスタの内容をベースア
   ドレスレジスタに書き込むようにすることに代え、前記
   ターミナルカウント信号の発生により、前記ベースカウ
   ントレジスタの内容を前記カレントカウントレジスタに
   書き込むようにしたことを特徴とする請求項１記載のＤ
   ＭＡ制御装置。