JPH0579651U - バス・インターフェイス装置 - Google Patents

Abstract

(57)【要約】 【目的】 従来装置においてはギャザリングの行われて
いないバイトの組合わせに対しても、バイトギャザリン
グを行えるようにする。 【構成】 マイクロプロセッサから出力されるアドレス
とアクセス・タイプを示す信号とを入力し、１ロングワ
ード内の各バイトに対応したアクセスタイプ信号を生成
するデコーダ回路２１と、デコーダ回路２１からのアク
セスタイプを示す信号とマイクロプロセッサからの出力
アドレスとを入力し、所定のバイト組合わせの場合にお
いてギャザリングを行うコントローラ２７とを設けて構
成される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、マイクロプロセッサ（ＣＰＵ）とこのマイクロプロセッサによって アクセスされるメモリとの間に設けられるバス・インターフェイス装置に関し、 更に詳しくは、ＣＰＵバスサイクルがメモリ・アクセスタイムよりも早く、ＣＰ Ｕのアクセス・ロスを減少するために、ライトバッファを使用するように構成し た装置において、ライト・アクセスを更に高速化するようにしたバス・インター フェイス装置に関する。

【０００２】

【従来の技術】

図５は、バス・インターフェイス装置が用いられるマイクロプロセッサ装置の 一例を示す構成ブロック図である。図において、１はマイクロプロセッサ（ＣＰ Ｕ）で、例えば日本電気製のマイクロプロセッサμＰＤ３１３１１が用いられる 。２は従来のバス・インターフェイス装置、３はメイン・メモリ、４はメモリ・ コントローラで、バス・インターフェイス装置２は、マイクロプロセッサ１とメ モリ４との間に設けられている。

【０００３】 図６は、前記したμＰＤ３１３１１のデータ・サイズを示す図である。アクセ ス・タイプＡｃｃＴｙｐＩｎ１と、ＡｃｃＴｙｐＩｎ０とで構成されている。 図７は、各タイプに対応するバイト配列を示す図である。

【０００４】 図５のブロック図において、バス・インターフェイス装置は、マイクロプロセ ッサ１からアクセス・タイプを示す信号ＡｃｃＴｙｐＩｎ１／０を入力し、それ をそのまま、メモリ・コントローラ４に出力するように構成されている。

【０００５】 ここで、μＰＤ３１３１１のようなマイクロプロセッサは、同一アドレスのラ イト転送回数を減らすためにバイト・ギャザリング機能が設けられている。この バイト・ギャザリング機能は、同一アドレスへの連続ライト動作が発生した場合 、バッファ内にアドレス−データ・ペアに新たに発生したライト・サイクルのア ドレス−データ・ペアを結合するものである。

【０００６】 しかしながら、バイト・ギャザリングされても、メイン・メモリへの転送が減 らない場合がある。例えば、同一ワード内の０番地，３番地に対して連続的にバ イトのデータの書き込みが行われたような場合で、この場合には、メイン・メモ リへの転送は必ず２回必要となる。また、この場合、必ずアドレスの下位のデー タから出力される。

【０００７】 図８は、バイト・ギャザリング機能によってギャザリングされたバッファ内の アドレス−データ・ペアを空にするために、メイン・メモリ４に対して２回転送 が必要となるバイト配列を示す図である。

【０００８】

【考案が解決しようとする課題】

従って、従来装置においては、図８に示すようなバイト・アクセスが発生した 時には、バイト・ギャザリングの機能が禁止され、メイン・メモリ４に対して２ 回の転送が必要となり、高速なライト動作を行う上で不満足なものであった。

【０００９】 本考案は、この様な点に鑑みてなされたもので、図８に示されるようなバイト の組み合わせであっても、バイト・ギャザリングの機能を行うことができるよう にし、ライト動作を更に高速化できるバス・インターフェイス装置を提供するこ とを目的とする。

【００１０】

【課題を解決するための手段】

この様な目的を達成する本考案は、 アクセスタイプ信号を出力するように構成されたマイクロプロセッサと、この マイクロプロセッサによってアクセスされるメモリとの間に設けられ、ギャザリ ング機能を備えたバス・インターフェイス装置であって、 前記マイクロプロセッサから出力されるアドレスと前記アクセス・タイプを示 す信号とを入力し、１ロングワード内の各バイトに対応したアクセスタイプ信号 （ＣＳ３−０）を生成するデコーダ回路と、 このデコーダ回路からのアクセスタイプを示す信号とマイクロプロセッサから の出力アドレスとを入力し、所定のバイト組合わせの場合においてギャザリング を行うコントローラとを設けたことを特徴とするバス・インターフェイス装置で ある。

【００１１】

【作用】

従来装置においてギャザリングの行われていないバイトの組合わせに関して、 デコーダ回路は、マイクロプロセッサから出力されるアドレスとアクセス・タイ プを示す信号とから、ギャザリングが行われるようなアクセス・タイプ信号を生 成する。

【００１２】 これにより、所定のバイトについてもギャザリングが行われるようになり、ラ イト動作を早くすることが可能となる。

【００１３】

【実施例】

以下、図面を用いて本考案の実施例を詳細に説明する。 図１は、本考案のバス・インターフェイス装置を用いたマイクロプロセッサ装 置の構成ブロック図である。基本的な構成は、図５の装置と同様であるが、メモ リコントローラ３は、バス・インターフェイス装置２からのアクセスタイプを示 す信号ＣＳ３−０と、書き込みサイクルでのアドレス信号Ａ３１−２とを入力し ている。

【００１４】 図２は、本考案のバス・インターフェイス装置２の内部構成を示すブロック図 である。図において、２１は本考案で特徴としているデコーダ回路で、マイクロ プロセッサ側から出力されるアドレス信号ＣＰＵＡ３１−０（３２ビットアドレ ス）と、アクセス・タイプを示す信号ＡｃｃＴｙｐＩｎ１−０とを入力し、１ロ ングワード内の各バイトに対応したアクセスタイプ信号ＣＳ３−０を生成するよ うに構成されている。

【００１５】 ２２はマイクロプロセッサ側から出力されるライトデータを保持するライトデ ータ・バッファ、２３はライト・アドレスを保持するライトアドレス・バッファ 、２４はデコーダ回路２１からのアクセスタイプ信号ＣＳ３−０を保持するアク セスタイプ・バッファ、２５はリード・アドレスを保持するリード・アドレス・ レジスタ、２６はメイン・メモリ４側から読出したデータを保持するリード・デ ータ・レジスタである。

【００１６】 ２７はデコーダ回路２１からのアクセスタイプを示す信号ＣＳ３−０（アクセ ス・タイプ・バッファ２４に保持されている信号）と、マイクロプロセッサから の出力アドレスＣＰＵＡ３１−０（ライトアドレス・バッファ２３に保持されて いる信号）とを入力し、所定のバイト組合わせの場合においてギャザリングを行 うように構成したコントローラである。

【００１７】 このように構成した装置の動作を説明すれば、以下の通りである。 図３と図４は、ギャザリング動作の前と、ギャザリング動作の後での各バッフ ァの内容の一例を示す図である。ここでは、マイクロプロセッサから「＄１０２ 」にデータ「＄ＢＢＣＣ」の書き込みサイクルが発生した場合を想定している。

【００１８】 コントローラ２７は、書き込みサイクルのアドレスビット３２−２と、ライト アドレスバッファ２３の内容を全て比較する。ここで、一致した場合は、ライト データバッファ２２の対応する位置（例えばバイト２，３）に、マイクロプロセ ッサ側からのデータ（＄ＢＢＣＣ）を書き込む。同時に対応するアクセスタイプ バッファ２４において、マイクロプロセッサからのアクセスに対応するバイト位 置（バイト２，３）をアクティブにする。

【００１９】 これにより、ギャザリング動作の後では、アクセスタイプバッファ２４の内容 は、「１０００」から、「１０１１」の状態となり、また、ライトデータバッフ ァ２２の内容は、図８に示すようになる。

【００２０】 これにより、これまでメイン・メモリへの転送が２回必要であった図８に示す ような、所定のバイトの組合せについてもギャザリングが行われるようになり、 １回の転送で済むこととなってライト動作を早くすることができる。

【００２１】

【考案の効果】

以上詳細に説明したように、本考案によれば、従来装置においてはギャザリン グの行われていないバイトの組合わせに対しても、バイトギャザリングを行える ようになり、ライト動作を早くすることができる。従って、ライトアクセスの頻 度の高いシステムにおいて本考案を適用すると、効果が大きい。

【図面の簡単な説明】

【図１】本考案のバス・インターフェイス装置を用いた
マイクロプロセッサ装置の構成ブロック図である。

【図２】本考案のバス・インターフェイス装置の内部構
成を示すブロック図である。

【図３】ギャザリング動作の前の各バッファの内容を示
す図である。

【図４】ギャザリング動作の後での各バッファの内容の
一例を示す図である。

【図５】バス・インターフェイス装置が用いられるマイ
クロプロセッサ装置の一例を示す構成ブロック図であ
る。

【図６】μＰＤ３１３１１のデータ・サイズを示す図で
ある。

【図７】各タイプに対応するバイト配列を示す図であ
る。

【図８】従来装置において、バイト・ギャザリング機能
によってギャザリングされたバッファ内のアドレス−デ
ータ・ペアを空にするためにメイン・メモリに対して２
回転送が必要となるバイト配列を示す図である。

【符号の説明】

１ マイクロプロセッサ ２ バスインターフェイス装置 ３ メモリコントローラ ４ メイン・メモリ ２１ デコーダ回路 ２２ ライトデータ・バッファ ２３ ライトアドレス・バッファ ２４ アクセスタイプ・バッファ ２５ リード・アドレス・レジスタ ２６ リード・データ・レジスタ ２７ コントローラ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 アクセスタイプ信号を出力するように構
   成されたマイクロプロセッサと、このマイクロプロセッ
   サによってアクセスされるメモリとの間に設けられるギ
   ャザリング機能を備えたバス・インターフェイス装置で
   あって、 前記マイクロプロセッサから出力されるアドレスと前記
   アクセス・タイプを示す信号とを入力し、１ロングワー
   ド内の各バイトに対応したアクセスタイプ信号（ＣＳ３
   −０）を生成するデコーダ回路と、 このデコーダ回路からのアクセスタイプを示す信号とマ
   イクロプロセッサからの出力アドレスとを入力し、所定
   のバイト組合わせの場合においてギャザリングを行うコ
   ントローラとを設けたことを特徴とするバス・インター
   フェイス装置。