JPH0629855A - Ｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 最小電位及び最大電位を含むすべての電位を
出力しうるＤ／Ａ変換器を実現する。これにより、抵抗
分圧回路を構成する直列抵抗をマトリックス配置しその
レイアウトを簡素化しつつ、Ｄ／Ａ変換器ひいてはこれ
を内蔵するシングルチップマイクロコンピュータ等の高
性能化を推進する。 【構成】 ２のｎ乗個すなわち２５６個の抵抗Ｒ０〜Ｒ
２５５が直列結合されてなる抵抗分圧回路ＲＤを備える
ラダー抵抗型のＤ／Ａ変換器に、ｎビットすなわち８ビ
ットのデータレジスタＤＲと、その所定ビットとして選
択制御信号ＳＥＬを保持する制御レジスタＣＲと、デー
タレジスタＤＲにより保持される８ビットのデータＤ０
〜Ｄ７と制御レジスタＣＲにより保持される選択制御信
号ＳＥＬとに従って最小電位Ｖ０及び最大電位Ｖ２５６
を含む２のｎ乗＋１通りすなわち２５７通りの電位を択
一的に伝達する電位選択回路ＶＳＬとを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＤ／Ａ（ディジタル／
アナログ）変換器に関し、例えば、シングルチップマイ
クロコンピュータに内蔵されるラダー抵抗型のＤ／Ａ変
換器に利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】複数の抵抗が直列結合されてなる抵抗分
圧回路と、この抵抗分圧回路により形成される複数の電
位を択一的に伝達する電位選択回路とを備えるいわゆる
ラダー抵抗型のＤ／Ａ変換器がある。また、このような
Ｄ／Ａ変換器を内蔵するシングルチップマイクロコンピ
ュータがある。

【０００３】Ｄ／Ａ変換器については、例えば、昭和５
８年８月、株式会社オーム社発行の『図解Ａ／Ｄコンバ
ータ入門』第１５３頁〜第１５５頁に記載されている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、Ｄ／Ａ変換器を内蔵するシングルチッ
プマイクロコンピュータを開発し、そのＤ／Ａ変換器と
して、図９に示されるようなラダー抵抗型のＤ／Ａ変換
器（Ｄ／Ａ）を開発した。すなわち、Ｄ／Ａ変換器は、
２の８乗個すなわち２５６個の抵抗Ｒ０〜Ｒ２５５が直
列結合されてなる抵抗分圧回路ＲＤと、この抵抗分圧回
路ＲＤにより形成される２５６通りの電位Ｖ０〜Ｖ２５
５をデータレジスタＤＲにより保持される８ビットのデ
ータＤ０〜Ｄ７に従って択一的に選択しその出力電圧Ｖ
ＳＯとする電位選択回路ＶＳＬとを備える。電位選択回
路ＶＳＬの出力電圧ＶＳＯは、制御レジスタＣＲから出
力される出力制御信号ＯＥに従って選択的にオン状態と
される相補スイッチＳＶを経た後、Ｄ／Ａ変換器のアナ
ログ出力信号ＤＡｏｕｔとなる。

【０００５】ところが、Ｄ／Ａ変換器ならびにこれを内
蔵するマイクロコンピュータ等の高性能化が進むにした
がって、上記のような従来のＤ／Ａ変換器には次のよう
な問題点が生じることが本願発明者等によって明らかと
なった。すなわち、上記Ｄ／Ａ変換器では、抵抗分圧回
路ＲＤを構成する直列抵抗Ｒ０〜Ｒ２５５が電源電圧Ａ
ＶＣＣ及び接地電位ＡＶＳＳ間に設けられ、抵抗分圧回
路ＲＤにより形成される電位Ｖ０〜Ｖ２５５は、抵抗Ｒ
０〜Ｒ２５５の接地電位ＡＶＳＳ側の電位として得られ
る。つまり、抵抗分圧回路ＲＤでは、抵抗Ｒ２５５の電
源電圧ＡＶＣＣ側の電位すなわち電源電圧ＡＶＣＣとし
て第２５７番目の最大電位Ｖ２５６が得られるにもかか
わらず、電位選択用のデータＤ０〜Ｄ７の組み合わせが
２５６通りであることから利用されない。このことは、
特にＤ／Ａ変換器のアナログ出力信号ＤＡｏｕｔにより
レーザディスク装置やレーザプリンタ等のような高性能
の表示装置が駆動される場合においてその性能を充分に
引き出せない結果となり、これによってシングルチップ
マイクロコンピュータひいてはこれを含むディジタルシ
ステムの高性能化が制約を受けるものとなる。

【０００６】一方、これに対処するため、抵抗分圧回路
ＲＤを構成する直列抵抗の数を２５５個に減らし８ビッ
トのデータＤ０〜Ｄ７をもとに最大電位ＡＶＣＣを出力
できるようにする方法も考えられるが、この方法を採っ
た場合、Ｄ／Ａ変換器の分解能が低下するとともに、直
列抵抗のマトリックス配置に適合しにくくなり、Ｄ／Ａ
変換器のレイアウトがスッキリとしなくなる。

【０００７】この発明の目的は、最小電位及び最大電位
を含むすべての電位を出力しうるＤ／Ａ変換器を提供す
ることにある。この発明の他の目的は、直列抵抗のマト
リックス配置を行いつつ、Ｄ／Ａ変換器ひいてはこれを
内蔵するシングルチップマイクロコンピュータの高性能
化を推進することにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、２のｎ乗個の抵抗が直列結合
されてなる抵抗分圧回路を備えるラダー抵抗型のＤ／Ａ
変換器に、ｎビットのデータレジスタと、その所定ビッ
トとして選択制御信号を保持する制御レジスタと、デー
タレジスタにより保持されるｎビットのデータと制御レ
ジスタにより保持される選択制御信号とに従って最小電
位及び最大電位を含む２のｎ乗＋１通りの電位を択一的
に伝達する電位選択回路とを設ける。

【００１０】

【作用】上記手段によれば、ｎビットのデータをもとに
最小電位及び最大電位を含む２のｎ乗＋１通りの電位を
択一的に出力しうるＤ／Ａ変換器を実現することができ
る。この結果、直列抵抗をマトリックス配置しそのレイ
アウトを簡素化しつつ、Ｄ／Ａ変換器の分解能を高め、
Ｄ／Ａ変換器ひいてはこれを内蔵するシングルチップマ
イクロコンピュータ等の高性能化を推進することができ
る。

【００１１】

【実施例】図１には、この発明が適用されたＤ／Ａ変換
器を内蔵するシングルチップマイクロコンピュータの一
実施例のブロック図が示されている。同図をもとに、ま
ずこの実施例のマイクロコンピュータの構成及び動作の
概要について説明する。なお、図１の各ブロックを構成
する回路素子は、公知の半導体集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上に形成
される。

【００１２】図１において、この実施例のシングルチッ
プマイクロコンピュータは、特に制限されないが、いわ
ゆるストアドプログラム方式の中央処理装置ＣＰＵとク
ロック発生回路ＣＰＧならびに内部バスＩＢＵＳを介し
て上記中央処理装置ＣＰＵに結合されるリードオンリー
メモリＲＯＭ，ランダムアクセスメモリＲＡＭ，タイマ
ー回路ＴＩＭ及びシリアル通信インタフェースＳＣＩを
備える。このうち、中央処理装置ＣＰＵは、リードオン
リーメモリＲＯＭに格納されるユーザプログラムに従っ
てステップ制御され、所定の演算処理を行うとともに、
マイクロコンピュータの各部を統括・制御する。マイク
ロコンピュータには、外部端子ＶＣＣ及びＶＳＳを介し
て電源電圧ＶＣＣ及び接地電位ＶＳＳがそれぞれ供給さ
れ、中央処理装置ＣＰＵには、外部端子ＳＴＢＹ及びＲ
ＥＳを介してスタンバイ信号ＳＴＢＹ及びリセット信号
ＲＥＳがそれぞれ供給される。

【００１３】次に、クロック発生回路ＣＰＧは、外部端
子ＸＴＡＬ及びＥＸＴＡＬを介して図示されない外部の
水晶発振子に結合され、所定の周波数のクロック信号を
形成して、マイクロコンピュータの各部に供給する。一
方、リードオンリーメモリＲＯＭは、例えば所定の記憶
容量を有するマスクＲＯＭからなり、中央処理装置ＣＰ
Ｕの制御に必要なプログラムや固定データ等を格納す
る。また、ランダムアクセスメモリＲＡＭは、例えば所
定の記憶容量を有するスタティック型ＲＡＭからなり、
中央処理装置ＣＰＵによる演算結果や制御データ等を一
時的に格納する。さらに、タイマー回路ＴＩＭは、クロ
ック発生回路ＣＰＧから供給されるクロック信号に従っ
て時間管理を行い、中央処理装置ＣＰＵの割込み処理等
に供する。加えて、シリアル通信インタフェースＳＣＩ
は、マイクロコンピュータの外部に結合されるシリアル
入出力装置と中央処理装置ＣＰＵ又はランダムアクセス
メモリＲＡＭとの間のデータ授受を統括・制御する。

【００１４】この実施例のマイクロコンピュータは、さ
らに、内部バスＩＢＵＳに結合されるＤ／Ａ変換器（Ｄ
／Ａ）及びＡ／Ｄ変換器（Ａ／Ｄ）と、外部装置とのイ
ンタフェースとなる９個の入出力ポートＩＯＰ１〜ＩＯ
Ｐ９とを備える。このうち、Ｄ／Ａ変換器は、中央処理
装置ＣＰＵから内部バスＩＢＵＳを介して供給されるｎ
ビットすなわち８ビットのデータに従って、所定のアナ
ログ出力信号ＤＡｏｕｔを形成し、入出力ポートＩＯＰ
５から外部端子Ａｏｕｔを介して外部のレーザディスク
装置及び液晶ディスプレイ装置等に出力する。また、Ａ
／Ｄ変換器は、外部の各種センサ等から外部端子Ａｉｎ
を介して入力されるアナログ入力信号ＡＤｉｎを、例え
ば８ビットのディジタル信号に変換し、内部バスＩＢＵ
Ｓを介して中央処理装置ＣＰＵ又はランダムアクセスメ
モリＲＡＭに供給する。マイクロコンピュータには、外
部端子ＡＶＣＣ及びＡＶＳＳを介して、Ｄ／Ａ変換器及
びＡ／Ｄ変換器等のアナログ回路の動作電源となる電源
電圧ＡＶＣＣ及び接地電位ＡＶＳＳがそれぞれ供給され
る。なお、電源電圧ＶＣＣ及びＡＶＣＣは、特に制限さ
れないが、＋５Ｖのような正の電源電圧とされる。

【００１５】図２には、図１のシングルチップマイクロ
コンピュータに含まれるＤ／Ａ変換器の一実施例のブロ
ック図が示されている。また、図３及び図４には、図２
のＤ／Ａ変換器に含まれるデータレジスタＤＲ及び制御
レジスタＣＲの一実施例のビット構成図がそれぞれ示さ
れている。これらの図をもとに、この実施例のＤ／Ａ変
換器の構成及び動作の概要について説明する。なお、以
下のブロック図及び回路図において、そのチャンネル
（バックゲート）部に矢印が付されるＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）はＰチャンネル型であって、矢印の
付されないＮチャンネルＭＯＳＦＥＴと区別される。

【００１６】図２において、この実施例のＤ／Ａ変換器
は、２の８乗個すなわち２５６個の抵抗Ｒ０〜Ｒ２５５
が電源電圧ＡＶＣＣ及び接地電位ＡＶＳＳ間に直列結合
されてなる抵抗分圧回路ＲＤを備える。ここで、抵抗分
圧回路ＲＤを構成する抵抗Ｒ０〜Ｒ２５５は、すべて同
一の抵抗値を持つべく設計される。また、これらの抵抗
Ｒ０〜Ｒ２５５の接地電位ＡＶＳＳ側の電位は、抵抗分
圧回路ＲＤの出力電位Ｖ０〜Ｖ２５５として電位選択回
路ＶＳＬに供給され、抵抗Ｒ２５５の電源電圧ＡＶＣＣ
側の電位も抵抗分圧回路ＲＤの出力電位Ｖ２５６として
電位選択回路ＶＳＬに供給される。これにより、抵抗分
圧回路ＲＤは、２の８乗＋１通りすなわち２５７通りの
電位Ｖ０〜Ｖ２５６を形成するものとなる。言うまでも
なく、電位Ｖ０は、接地電位ＡＶＳＳすなわち最小電位
０Ｖであり、電位Ｖ２５６は、電源電圧ＡＶＣＣすなわ
ち最大電位＋５Ｖである。また、電位Ｖ１ないしＶ２５
５は、それぞれ電源電圧ＡＶＣＣを抵抗Ｒ０〜Ｒ２５５
により分圧した値すなわち＋５Ｖ×（１／２５６）ない
し＋５Ｖ×（２５５／２５６）となる。

【００１７】Ｄ／Ａ変換器は、さらに、内部バスＩＢＵ
Ｓに結合されるデータレジスタＤＲ及び制御レジスタＣ
Ｒを備える。このうち、データレジスタＤＲは、図３に
示されるように、８ビットからなり、中央処理装置ＣＰ
Ｕから内部バスＩＢＵＳを介して供給される８ビットの
データＤ０〜Ｄ７を取り込み・保持するとともに、電位
選択回路ＶＳＬに供給する。一方、制御レジスタＣＲ
は、図４に示されるように、やはり８ビットからなり、
中央処理装置ＣＰＵから内部バスＩＢＵＳを介して供給
される出力制御信号ＯＥ及び選択制御信号ＳＥＬ等を取
り込み・保持するとともに、その第８ビットＢ７となる
出力制御信号ＯＥをＰチャンネル及びＮチャンネルＭＯ
ＳＦＥＴからなる相補スイッチＳＶに、また第１ビット
Ｂ０となる選択制御信号ＳＥＬを電位選択回路ＶＳＬに
それぞれ供給する。制御レジスタＣＲの第２ビットＢ１
ないし第７ビットＢ６は、予約ビットである。

【００１８】電位選択回路ＶＳＬは、抵抗分圧回路ＲＤ
から出力される２５７通りの電位Ｖ０〜Ｖ２５６を、デ
ータレジスタＤＲから供給される８ビットのデータＤ０
〜Ｄ７と制御レジスタＣＲにより保持される選択制御信
号ＳＥＬとに従って択一的に選択し、その出力電圧ＶＳ
Ｏとする。電位選択回路ＶＳＬの出力電圧ＶＳＯは、制
御レジスタＣＲにより保持される出力制御信号ＯＥがハ
イレベルとされ相補スイッチＳＶがオン状態とされるこ
とを条件に、Ｄ／Ａ変換器のアナログ出力信号ＤＡｏｕ
ｔとして出力される。

【００１９】図５には、図２のＤ／Ａ変換器に含まれる
抵抗分圧回路ＲＤ及び電位選択回路ＶＳＬの一実施例の
回路図が示されている。同図により、この実施例のＤ／
Ａ変換器に含まれる抵抗分圧回路ＲＤ及び電位選択回路
ＶＳＬの具体的構成及び動作ならびにその特徴について
説明する。なお、同図では、抵抗分圧回路ＲＤ及び電位
選択回路ＶＳＬは、そのレイアウトに対応して一体化し
て示される。

【００２０】図５において、抵抗分圧回路ＲＤは、前述
のように、電源電圧ＡＶＣＣと接地電位ＡＶＳＳとの間
に直列形態に設けられる２５６個の抵抗Ｒ０〜Ｒ２５５
を含む。これらの抵抗は、同図から推察できるように、
横つまり行方向に３２個ずつ縦つまり列方向に８個ずつ
マトリックス状に配置され、これに対応して合計２５６
個の相補スイッチＳ０〜Ｓ２５５がマトリックス状に配
置される。相補スイッチＳ０〜Ｓ２５５の一方は、対応
する抵抗Ｒ０〜Ｒ２５５の接地電位ＡＶＳＳ側の端子に
結合され、その他方は、対応するカラム線Ｃ０〜Ｃ３１
にそれぞれ共通結合される。また、同一の行に配置され
る３２個の相補スイッチＳ０〜Ｓ３１ないしＳ２２４〜
Ｓ２５５を構成するＮチャンネルＭＯＳＦＥＴのゲート
には、対応するアンドゲートＧＲ０〜ＧＲ７の出力信号
がドライバＤ０〜Ｄ７を介してそれぞれ共通に供給さ
れ、これらの相補スイッチを構成するＰチャンネルＭＯ
ＳＦＥＴのゲートには、対応するアンドゲートＧＲ０〜
ＧＲ７の出力信号のインバータＮ０〜Ｎ７による反転信
号がそれぞれ共通に供給される。

【００２１】アンドゲートＧＲ０〜ＧＲ７の第１ないし
第３の入力端子には、データレジスタＤＲからデータＤ
５〜Ｄ７の非反転又は反転信号がそれぞれ対応する所定
の組み合わせで供給される。すなわち、例えばアンドゲ
ートＧＲ０の第１ないし第３の入力端子には、データＤ
５〜Ｄ７の反転信号がそれぞれ供給される。また、アン
ドゲートＧＲ１の第１の入力端子には、データＤ５の非
反転信号が供給され、その第２及び第３の入力端子に
は、データＤ６及びＤ７の反転信号がそれぞれ供給され
る。さらに、アンドゲートＧＲ７の第１ないし第３の入
力端子には、データＤ５〜Ｄ７の非反転信号がそれぞれ
供給される。

【００２２】これらのことから、アンドゲートＧＲ０〜
ＧＲ７の出力信号は、データＤ５〜Ｄ７が対応する所定
の組み合わせとされるとき、言い換えるならばデータＤ
５〜Ｄ７によって対応する行が指定されるとき、択一的
にハイレベルとされ、これにともなって対応する行に配
置される３２個の相補スイッチＳ０〜Ｓ３１ないしＳ２
２４〜Ｓ２５５が選択的にかつ一斉にオン状態とされ
る。この結果、オン状態とされる３２個の相補スイッチ
に対応する３２個の抵抗Ｒ０〜Ｒ３１ないしＲ２２４〜
Ｒ２５５の接地電位ＡＶＳＳ側の電位つまりは抵抗分圧
回路ＲＤの出力電位Ｖ０〜Ｖ３１ないしＶ２２４〜Ｖ２
５５が選択的にかつ一斉に選択され、対応するカラム線
Ｃ０〜Ｃ３１にそれぞれ伝達される。

【００２３】次に、カラム線Ｃ０〜Ｃ３１は、対応する
相補スイッチＳＣ０〜ＳＣ３１を介して電位選択回路Ｖ
ＳＬの出力端子ＳＶＯに共通結合される。相補スイッチ
ＳＣ０〜ＳＣ３１を構成するＮチャンネルＭＯＳＦＥＴ
のゲートには、対応するアンドゲートＧＣ０〜ＧＣ３１
の出力信号が供給され、これらの相補スイッチを構成す
るＰチャンネルＭＯＳＦＥＴのゲートには、対応するア
ンドゲートＧＣ０〜ＧＣ３１の反転信号が供給される。

【００２４】この実施例の電位選択回路ＶＳＬは、さら
に、抵抗分圧回路ＲＤを構成する抵抗Ｒ２５５の電源電
圧ＡＶＣＣ側の端子つまりは電源電圧ＡＶＣＣとその出
力端子ＳＶＯとの間に設けられる相補スイッチＳ２５６
を含む。この相補スイッチＳ２５６を構成するＮチャン
ネルＭＯＳＦＥＴのゲートには、アンドゲートＧ２５６
の出力信号が供給され、ＰチャンネルＭＯＳＦＥＴのゲ
ートには、その反転信号が供給される。アンドゲートＧ
２５６の第１ないし第５の入力端子には、データＤ０〜
Ｄ４の反転信号がそれぞれ供給され、その第６の入力端
子には、アンドゲートＧＳＲの出力信号が供給される。
このアンドゲートＧＳＲの第１の入力端子には、上記ア
ンドゲートＧＲ０の出力信号ｒ０が供給され、その第２
の入力端子には、制御レジスタＣＲから選択制御信号Ｓ
ＥＬが供給される。

【００２５】一方、アンドゲートＧＣ０の第１ないし第
５の入力端子には、データＤ０〜Ｄ４の反転信号がそれ
ぞれ供給され、その第６の入力端子には、上記アンドゲ
ートＧ２５６の出力信号の反転信号が供給される。ま
た、アンドゲートＧＣ１〜ＧＣ３１の第１ないし第５の
入力端子には、データＤ０〜Ｄ４の非反転又は反転信号
が対応する所定の組み合わせで供給される。

【００２６】これらのことから、アンドゲートＧ２５６
の出力信号は、データＤ０〜Ｄ４がともにロウレベルと
されかつアンドゲートＧＳＲの出力信号がハイレベルつ
まりはアンドゲートＧＲ０の出力信号と選択制御信号Ｓ
ＥＬとがともにハイレベルとされるとき、言い換えるな
らばデータレジスタＤＲにより保持されるデータＤ０〜
Ｄ７が最小値つまりはすべてロウレベルとされかつ選択
制御信号ＳＥＬがハイレベルとされるとき、選択的にハ
イレベルとされる。また、アンドゲートＧＣ０の出力信
号は、データＤ０〜Ｄ４がともにロウレベルとされかつ
選択制御信号ＳＥＬがロウレベルとされるとき選択的に
ハイレベルとされ、アンドゲートＧＣ１〜ＧＣ３１の出
力信号は、データＤ０〜Ｄ４が対応する所定の組み合わ
せでハイレベル又はロウレベルとされるとき選択的にハ
イレベルとされる。

【００２７】アンドゲートＧ２５６の出力信号がハイレ
ベルとされるとき、電位選択回路ＶＳＬでは相補スイッ
チＳ２５６がオン状態とされ、抵抗分圧回路ＲＤから出
力される最大電位すなわち電源電圧ＡＶＣＣがＤ／Ａ変
換器のアナログ出力信号ＤＡｏｕｔとして選択される。
一方、アンドゲートＧＣ０の出力信号がハイレベルとさ
れるとき、電位選択回路ＶＳＬでは、相補スイッチＳＣ
０がオン状態とされ、抵抗分圧回路ＲＤからカラム線Ｃ
０に伝達された電位Ｖ０又はＶ３２・・・Ｖ２２４のう
ちの一つがＤ／Ａ変換器のアナログ出力信号ＤＡｏｕｔ
として選択される。さらに、アンドゲートＧＣ１〜ＧＣ
３１の出力信号がハイレベルとされるとき、電位選択回
路ＶＳＬでは、対応する相補スイッチＳＣ１〜ＳＣ３１
が択一的にオン状態とされ、対応するカラム線Ｃ１〜Ｃ
３１に伝達された電位Ｖ１又はＶ３３・・・Ｖ２２５な
いしＶ３１又はＶ６３・・・Ｖ２５５のうちの一つがＤ
／Ａ変換器のアナログ出力信号ＤＡｏｕｔとして選択さ
れる。

【００２８】つまり、この実施例の電位選択回路ＶＳＬ
では、制御レジスタＣＲの所定ビットすなわち選択制御
信号ＳＥＬがロウレベル（第１の論理レベル）である
と、最小電位を含む２５５通りの電位Ｖ０〜Ｖ２５５が
データレジスタＤＲにより保持されるデータＤ０〜Ｄ７
に従って択一的に選択され、Ｄ／Ａ変換器のアナログ出
力信号ＤＡｏｕｔとされるが、選択制御信号ＳＥＬがハ
イレベル（第２の論理レベル）であると、データＤ０〜
Ｄ７が最小値であることを条件に、最大電位Ｖ２５６す
なわち電源電圧ＡＶＣＣが選択され、Ｄ／Ａ変換器のア
ナログ出力信号ＤＡｏｕｔとされる。しかるに、この実
施例のＤ／Ａ変換器は、抵抗分圧回路ＲＤを構成する抵
抗Ｒ０〜Ｒ２５５ならびに対応する相補スイッチＳ０〜
Ｓ２５５をマトリックス配置しそのレイアウトを簡素化
しつつ、最小電位及び最大電位を含む２５７通りの電位
を出力することが可能となる。この結果、Ｄ／Ａ変換器
の分解能を高め、Ｄ／Ａ変換器ひいてはこれを内蔵する
シングルチップマイクロコンピュータ等の高性能化を推
進することができるものである。

【００２９】以上の本実施例に示されるように、この発
明をシングルチップマイクロコンピュータ等に内蔵され
るラダー抵抗型のＤ／Ａ変換器に適用することで、次の
ような作用効果が得られる。すなわち、 （１）２のｎ乗個の抵抗が直列結合されてなる抵抗分圧
回路を備えるラダー抵抗型のＤ／Ａ変換器に、ｎビット
のデータレジスタと、その所定ビットとして選択制御信
号を保持する制御レジスタと、データレジスタにより保
持されるｎビットのデータと制御レジスタにより保持さ
れる選択制御信号とに従って最小電位及び最大電位を含
む２のｎ乗＋１通りの電位を択一的に伝達する電位選択
回路とを設けることで、ｎビットのデータをもとに最小
電位及び最大電位を含む２のｎ乗＋１通りの電位を出力
しうるＤ／Ａ変換器を実現できるという効果が得られ
る。 （２）上記（１）項により、抵抗分圧回路を構成する直
列抵抗ならびに対応する相補スイッチをマトリックス配
置できるため、Ｄ／Ａ変換器のレイアウトを簡素化する
ことができるという効果が得られる。 （３）上記（１）項及び（２）項により、Ｄ／Ａ変換器
の分解能を高めつつ、Ｄ／Ａ変換器ひいてはこれを内蔵
するシングルチップマイクロコンピュータ等の高性能化
を推進することができるという効果が得られる。

【００３０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シングルチップマイクロコンピュー
タのブロック構成は、この実施例による制約を受けな
い。図２ないし図５において、抵抗分圧回路ＲＤを構成
する抵抗の数は、２のべき乗個であることを条件に任意
に設定できるし、これに対応してデータレジスタＤＲの
ビット数を任意に設定することができる。

【００３１】制御レジスタＣＲにおける出力制御信号Ｏ
Ｅ及び選択制御信号ＳＥＬのビット位置は任意に設定で
きるし、出力制御信号及び選択制御信号として独立した
制御フラグを設けることもできる。また、例えばＤ／Ａ
変換器が１０ビット分解能とされデータレジスタＤＲが
２バイトすなわち１６ビット構成とされる場合には、デ
ータレジスタＤＲの余分なビットを出力制御信号ＯＥ及
び選択制御信号ＳＥＬとして用いることもできる。この
実施例では、選択制御信号ＳＥＬに従って最大電位Ｖ２
５６が選択的にアナログ出力信号ＤＡｏｕｔとして出力
されるものとしているが、選択制御信号ＳＥＬがロウレ
ベルとされるときデータＤ０〜Ｄ７に従って最大電位を
含む電位Ｖ１〜Ｖ２５６を択一的に出力し、選択制御信
号ＳＥＬがハイレベルとされるとき最小電位Ｖ０を選択
的に出力してもよい。

【００３２】電位選択回路ＶＳＬの出力電圧ＶＳＯに対
して各相補スイッチの直流抵抗が影響を与える場合に
は、例えば相補スイッチＳ２５６を直列形態とされる２
個の相補スイッチに置き換え、あるいは相補スイッチＳ
２５６を構成するＰチャンネル及びＮチャンネルＭＯＳ
ＦＥＴをそれぞれ直列形態とされる２個のＰチャンネル
及びＮチャンネルＭＯＳＦＥＴに置き換えることで、い
ずれの電位が選択された場合でも選択経路の抵抗値が一
致するようにすればよい。

【００３３】図５において、最大電位Ｖ２５６すなわち
電源電圧ＡＶＣＣの選択条件としてデータレジスタＤＲ
に保持されるデータＤ０〜Ｄ７が最小値であることを含
めることに問題がある場合には、図６に示されるよう
に、選択制御信号ＳＥＬによって直接相補スイッチＳ２
５６を制御する方法もある。この場合、アンドゲートＧ
Ｃ０〜ＧＣ３１の第６の入力端子に選択制御信号ＳＥＬ
の反転信号を供給し、選択制御信号ＳＥＬがハイレベル
とされるとき、これらのアンドゲートによる電位Ｖ０〜
Ｖ２５５の選択動作を停止する必要がある。

【００３４】図２ないし図５のＤ／Ａ変換器では、デー
タレジスタＤＲ及び制御レジスタＣＲに対する書き込み
を同時に実行できないため、制御レジスタＣＲの書き換
えが行われてからデータレジスタＤＲの書き換えが行わ
れるまでの間に不安定な状態が生じるが、これに対処す
る必要がある場合には、図７に示されるように、選択制
御信号ＳＥＬをデータレジスタＤＲの書き込み制御信号
ＷＤに従って選択的に伝達状態とされるクロックドイン
バータＣＮを介してフリップフロップＦＳに伝達する方
法が効果的となる。この場合、選択制御信号ＳＥＬは、
書き込み制御信号ＷＤがハイレベルとされデータレジス
タＤＲの書き換えが行われることで始めて有効な選択制
御信号ＱＳとなり、これによって電位選択回路ＶＳＬに
よる電位選択動作が常に正常に行われるものとなる。

【００３５】Ｄ／Ａ変換器は、図８に示されるように、
例えば２チャンネル分の抵抗分圧回路ＲＤ０及びＲＤ１
ならびに電位選択回路ＶＳＬ０及びＶＳＬ１を備えるこ
とができる。この場合、各チャンネルに対応して２個の
データレジスタＤＲ０及びＤＲ１と２チャンネル共通の
制御レジスタＣＲとを設け、電位選択回路ＶＳＬ０及び
ＶＳＬ１に対する選択制御信号ＳＥＬ０及びＳＥＬ１に
対応して２個のクロックドインバータＣＮ０及びＣＮ１
ならびにフリップフロップＦＳ０及びＦＳ１を設ければ
よい。さらに、シングルチップマイクロコンピュータの
ブロック構成や各実施例におけるＤ／Ａ変換器のブロッ
ク構成及び各制御信号の論理レベルならびに電源電圧の
極性及び絶対値等、種々の実施形態を採りうる。

【００３６】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータに内蔵されるＤ／Ａ変
換器に適用した場合について説明したが、それに限定さ
れるものではなく、例えばＤ／Ａ変換器として単体で形
成されるものや同様なＤ／Ａ変換器を含む各種のディジ
タル集積回路装置等にも適用できる。この発明は、少な
くともラダー抵抗型のＤ／Ａ変換器ならびにこれを内蔵
する半導体装置に広く適用できる。

【００３７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、２のｎ乗個の抵抗が直列結
合されてなる抵抗分圧回路を備えるラダー抵抗型のＤ／
Ａ変換器に、ｎビットのデータレジスタと、その所定ビ
ットとして選択制御信号を保持する制御レジスタと、デ
ータレジスタにより保持されるｎビットのデータと制御
レジスタにより保持される選択制御信号とに従って最小
電位及び最大電位を含む２のｎ乗＋１通りの電位を択一
的に伝達する電位選択回路とを設けることで、ｎビット
のデータをもとに最小電位及び最大電位を含む２のｎ乗
＋１通りの電位を出力しうるＤ／Ａ変換器を実現でき
る。この結果、直列抵抗等をマトリックス配置しそのレ
イアウトを簡素化しつつ、Ｄ／Ａ変換器の分解能を高
め、Ｄ／Ａ変換器ひいてはこれを内蔵するシングルチッ
プマイクロコンピュータ等の高性能化を推進できる。

【図面の簡単な説明】

【図１】この発明が適用されたシングルチップマイクロ
コンピュータの一実施例を示すブロック図である。

【図２】図１のシングルチップマイクロコンピュータに
含まれるＤ／Ａ変換器の第１の実施例を示すブロック図
である。

【図３】図２のＤ／Ａ変換器に含まれるデータレジスタ
の一実施例を示すビット構成図である。

【図４】図２のＤ／Ａ変換器に含まれる制御レジスタの
一実施例を示すビット構成図である。

【図５】図２のＤ／Ａ変換器に含まれる抵抗分圧回路及
び電位選択回路の第１の実施例を示す回路図である。

【図６】図２のＤ／Ａ変換器に含まれる抵抗分圧回路及
び電位選択回路の第２の実施例を示す回路図である。

【図７】図１のシングルチップマイクロコンピュータに
含まれるＤ／Ａ変換器の第２の実施例を示すブロック図
である。

【図８】図１のシングルチップマイクロコンピュータに
含まれるＤ／Ａ変換器の第３の実施例を示すブロック図
である。

【図９】この発明に先立って本願発明者等が開発したシ
ングルチップマイクロコンピュータに含まれるＤ／Ａ変
換器の一例を示すブロック図である。

【符号の説明】

ＣＰＵ・・・中央処理装置、ＣＰＧ・・・クロック発生
回路、ＩＢＵＳ・・・・内部バス、ＲＯＭ・・・リード
オンリーメモリ、ＲＡＭ・・・ランダムアクセスメモ
リ、ＴＩＭ・・・タイマー回路、ＳＣＩ・・・シリアル
通信インタフェース、Ｄ／Ａ・・・Ｄ／Ａ変換器、Ａ／
Ｄ・・・Ａ／Ｄ変換器、ＩＯＰ１〜ＩＯＰ９・・・入出
力ポート。ＲＤ，ＲＤ０〜ＲＤ１・・・抵抗分圧回路、
ＶＳＬ，ＶＳＬ０〜ＶＳＬ１・・・電位選択回路、Ｄ
Ｒ，ＤＲ０〜ＤＲ１・・・データレジスタ、ＣＲ・・・
制御レジスタ。Ｒ０〜Ｒ２５５・・・抵抗、ＳＶ，Ｓ０
〜Ｓ２５６，ＳＣ０〜ＳＣ３１，ＳＶ０〜ＳＶ１・・・
・相補スイッチ、ＧＲ０〜ＧＲ７，ＧＣ０〜ＧＣ３１，
Ｇ２５６，ＧＳＲ・・・アンドゲート、Ｄ０〜Ｄ７・・
・ドライバ、Ｎ０〜Ｎ７・・・インバータ、ＣＮ，ＣＮ
０〜ＣＮ１・・・クロックドインバータ、ＦＳ，ＦＳ０
〜ＦＳ１・・・フリップフロップ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ２のｎ乗個の抵抗が直列結合されてなる
   抵抗分圧回路を具備し、２のｎ乗＋１通りの電位を出力
   しうることを特徴とするＤ／Ａ変換器。
2. 【請求項２】 上記Ｄ／Ａ変換器は、データレジスタに
   より保持されるｎビットのデータと制御レジスタの所定
   ビットとして保持される選択制御信号とに従って上記２
   のｎ乗＋１通りの電位を択一的に伝達する電位選択回路
   を具備するものであることを特徴とする請求項１のＤ／
   Ａ変換器。
3. 【請求項３】 上記電位選択回路は、上記データレジス
   タにより保持されるｎビットのデータが最小値とされる
   とき、上記選択制御信号に従って上記２のｎ乗＋１通り
   の電位のうちの最小電位又は最大電位を選択的に伝達す
   るものであることを特徴とする請求項２のＤ／Ａ変換
   器。
4. 【請求項４】 上記電位選択回路は、上記選択制御信号
   が第１の論理レベルとされるとき、上記データレジスタ
   により保持されるｎビットのデータに従って最小電位を
   含む２のｎ乗通りの電位を択一的に伝達し、上記選択制
   御信号が第２の論理レベルとされるとき、残り一つの最
   大電位を伝達するものであることを特徴とする請求項２
   のＤ／Ａ変換器。
5. 【請求項５】 上記選択制御信号は、上記データレジス
   タの書き換えが実行された後に有効とされるものである
   ことを特徴とする請求項２，請求項３又は請求項４のＤ
   ／Ａ変換器。
6. 【請求項６】 上記Ｄ／Ａ変換器は、中央処理装置を具
   備するマイクロコンピュータに内蔵されるものであっ
   て、上記データレジスタ及び制御レジスタの書き換え
   は、上記中央処理装置の指示に従って実行されるもので
   あることを特徴とする請求項２，請求項３，請求項４又
   は請求項５のＤ／Ａ変換器。