DE3341982A1

DE3341982A1 - Schaltungsanordnung zur zaehlung von 1-belegungen in (0,1)- vektoren

Info

Publication number: DE3341982A1
Application number: DE19833341982
Authority: DE
Inventors: Thomas Dr.rer.nat. 8026 Ebenhausen Canzler; Klaus Dr.-Ing. 8027 Neuried Müller-Glaser; Wolfgang Dr.rer.nat. 8042 Oberschleißheim Wach
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1983-11-21
Filing date: 1983-11-21
Publication date: 1985-05-30

Description

Schaltungsanordnung zur Zählung von 1- Belegungen in
(0,1)- Vektoren.
Die Erfindung betrifft eine Schaltungsanordnung zur Zählung von 1- Belegungen in (0,1)- Vektoren nach dem Oberbegriff des Patentanspruchs 1.
Schaltungsanordnungen dieser Art, die im folgenden als Zählschaltungen bezeichnet sind, werden beispielsweise in digitalen Vermittlungs- und Mustererkennungssystemen eingesetzt. Sie dienen zur Zählung der an n Signaleingängen gleichzeitig anliegenden Signalen mit dem Binärwert "1".
Der Erfindung liegt die Aufgabe zugrunde, eine solche Zählschaltung so auszubilden, daß sie flächensparend integrierbar ist und kürzeste Verbindungen zwischen den einzelnen Bauelementen bzw. Bauelementegruppen zuläßt, um geringe Signallaufzeiten zu erreichen. Gemäß der Erfindung wird diese Aufgabe durch die Merkmale im kennzeichnenden Teil des Patentanspruchs 1 gelöst.
Nachfolgend wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnung näher beschrieben. Es zeigt darin FIG 1 ein allgemeines Schaltsymbol der Zählschaltung, FIG 2 das Blockschaltbild einer Zählschaltung mit acht Eingängen, FIG 3 eine Grundzelle zur Bildung der Zählschaltung nach FIG 2 und FIG 4# ein Schaltbeispiel für ein NAND-Verknüpfungsglied in NMOS-Technologie.
Die in FIG 1 symbolisch dargestellte Zählschaltung weist n Eingänge E0 bis En#1 und m Ausgänge Ao bis 4-1 auf, wobei die kleinste ganze Zahl#ld (n+1) ist. Es besteht dann folgende Zuordnung der Binärstellen der binärcodierten Summe der 1-Belegungen zu den Ausgängen: 3 Ao<F20, A1#21, 22, A3 - 23 usw. Wenn keine 1-Belegung vorliegt, fuhren als Ausgänge Aj (j = O...m-1) den Binärwert "O".
Die FIG 2 zeigt als Ausführungsbeispiel ein Blockschaltbild der Zählschaltung gemäß der Erfindung mit acht Eingängen Eo bis E70 Entsprechend der Regel, wonach die Anzahl m der Ausgänge gleich der kleinsten ganzen Zahl Sld (n+1) sein muß, sind im vorliegenden Fall m = 4 Ausgänge Ao bis A3 vorgesehen.
Die Zählschaltung besteht aus 17 gleichen Grundzellen G11 bis G73, die in Zeilen i = 1...7 und Spalten x = 1...3 angeordnet sind. Dabei enthält die erste Zeile nur eine Grundzelle G11, die zweite und dritte Zeile enthalten je zwei Grundzellen G21, G22 und G31, Cd2. Die folgenden vier Zeilen weisen je drei Grundzellen G41 G42 und G43 bis G71, G72 und G73 auf.
Für den Aufbau der Zählschaltung aus Grundzellen läßt sich aus der Darstellung in FIG 2 ein allgemeines Bildungsgesetz ableiten, das vor allem dann Bedeutung gewinnt, wenn die Anzahl der Eingänge Ei beliebig über acht hinausgehen soll.
Hierzu geht man zweckmäßig von der aus der FIG 2 ersichtlichen Tatsache aus, daß die erste Zahl der (unvollständigen) Gesamtmatrix aus Grundzellen nur eine Grundzelle enthält und die Anzahl der Grundzellen je Zeile nach einer bestimmten, aber unterschiedlichen Anzahl von Zeilen jeweils um eine Grundzelle erhöht wird. Bezeichnet man die Anzahl der Grundzellen je Zeile mit k, dann ergibt sich für die Anzahl 1 der Zeilen, die mit k Grundzellen besetzt sind, 1 = 2k 1.
Die so entstehenden Gruppen mit gleichbleibender Anzahl von Grundzellen je Zeile können als Teilmatritzen angesehen werden, wobei die erste Teilmatrix insofern entartet ist, als sie nur eine Grundzelle umfaßt.
Soll beispielsweise eine Zählschaltung mit mehr als acht Eingängen Ei aufgebaut werden, dann muß an die Ausgänge Ao bis A3 des Ausfuhrungsbeispiels nach FIG 2 eine vierte Teilmatrix mit vier Spalten bzw. Grundzellen je Zeile angeschlossen werden. Die vierte Teilmatrix besitzt dann fünf Ausgänge Ao bis A4 und maximal acht Zeilen. Die-letzte Teilmatrix einer Z älilschaltung kann verkürzt sein, wenn nicht alle an sich möglichen Eingänge Ei benötigt werden.
Beispielsweise würde bei neun Eingängen Ei (i = insgesamt die vierte Teilmatrix nur eine Zeile aufweisen.
Die für den Aufbau der Zählschaltung gemäß der Erfindung verwendeten Grundzellen sind sogenannte Halbaddierer mit einem Summeneingang Se, einem Ubertrageingang Ce, einem Summenausgang 9 und einem Ubertragausgang Ca. Ein aus vier NAND-Verknüpfungsgliedern N1 bis N4 und einem Inverter Inv bestehendes, bevorzugtes Ausführungsbeispiel ist in FIG 3 dargestellt.
Ein an sich bekanntes NAND-Verknüpfungsglied, das aus der Serienschaltung von zwei MOS-Transistoren T1 und T2 vom Anreicherungstyp und eines MOS-Transistors T3 vom Verarmungstyp als Lasttransistor besteht, zeigt die FIG 4.
Die Schalttransistoren T1 und T2 werden durch die an den Gate-Elektroden anliegenden Signale a und b gesteuert.
Das dem Verknüpfungsergebnis entsprechende Signal c hat den gleichen Signalhub wie die Eingangssignale a und b, so daß zusätzliche Verstärker innerhalb der Zählschaltung nach FIG 2 nicht erforderlich sind.
Der Inverter Inv unterscheidet sich von dem NAND-Verknüpfungsglied nach FIG 4 bekanntlich nur durch den Wegfall eines der beiden Schalttransistoren T1 oder T2.
Legt man die in FIG 3 dargestellte Anordnung der Eingänge und Ausgänge für alle Grundzellen der Zählschaltung nach FIG 2 zugrunde, dann ergeben sich folgende Verbindungen: Der Eingang Eo mit dem Summeneingang 5e der ersten Grundzelle E11, alle weiteren Eingänge E1 bis E7 mit den Ubertrageingängen Ce der Grundzellen G11 bis G71 der ersten Spalte, die Summenausgänge Sa mit den Summeneingängen der jeweils folgenden Zeile bzw. mit dem der betreffenden Spalte zugeordneten Zählschaltungsausgang Ao bis A2, die Ubertragausgänge Ca mit den Ubertrageingängen C e der in der Zeile benachbarten Grundzelle. Schließlich sind die Ubertragausgänge Ca der Grundzellen G11, G32, G73 in der jeweils letzten Zeile und Spalte einer Teilmatrix mit den Summeneingängen # e der Grundzellen G22, G43 am Ende der ersten Zeile in der anschließenden Teilmatrix bzw. mit dem höchstwertigen Zählschaltungsausgang A3 verbunden.
Die Darstellung der Zählschaltung in FIG 2 läßt erkennen, daß - von den zuletzt genannten, nur unwesentlich längeren Verbindungen abgesehen - alle Verbindungen nur zwischen unmittelbar benachbarten Grundzellen verlaufen. Das wirkt sich bei der Integration nicht nur günstig hinsichtlich des Platzbedarfs aus, sondern schafft vor allem die Voraussetzung für geringe Signallaufzeiten.
4 FIGUREN 3 Patentansprüche - Leerseite -

Claims

Patentansprüche Schaltungsanordnung zur Zählung von 1-Belegungen in (0,1)- Vektoren mit n Eingängen für Eingangsignale entsprechend den Komponenten der (0,1)-Vektoren und mit m Ausgängen für Ausgangssignale entsprechend den Zählergebnissen in binärer Codierung, wobei m die kleinste ganze Zahl Xld (n+1) ist, d a d u r c h gekennzeichnet, daß eine Mehrzahl von als Halbaddierer mit einem Summeneingang (Se), einem Ubertrageingang (Ce), einem Summenausgang (Sa) und einem Ubertragausgang (Ca) ausgebildeten Grundzellen (G11 bis G73) in Form einer unvollständigen Gesamtmatrix mit Zeilen und Spalten angeordnet ist, daß die Gesamtmatrix in mehrere, in Spaltenrichtung aufeinanderfolgende Teilmatritzen teilbar ist, wobei die erste Teilmatrix nur eine Spalte und jede folgende Teilmatrix eine weitere Spalte enthält, daß eine Teilmatrix mit k Spalten 2k-1 Zeilen umfaßt, daß die Summenausgänge (usa) der Grundzellen mit den Summeneingängen(S e# der jeweils folgenden Grundzellen in der gleichen Spalte bzw. mit den Zählschaltungsausgängen bis Am 2 und die Ubertragausgänge (Ca) der Grundzellen mit den Ubertrageingängen (Ce) der jeweils folgenden Grundzellen in der gleichen Zeile verbunden sind, daß ein Zählschaltungseingang (E0) mit dem Summeneingang (Se) der Grundzelle (G11) in der ersten Zeile und Spalte und die übrigen Zählschaltungseingänge (E1 bis E7)mit den Ubertrageingängen (Ce) der Grundzellen in der ersten Spalte verbunden sind, daß der Übertragausgang (Ca) der Grundzelle in der letzten Zeile und Spalte einer Teilmatrix mit dem Summeneingang (Si) der Grundzelle in der ersten Zeile und letzten Spalte der folgenden Teilmatrix bzw. mit dem höchstwertigen Zählschaltungsausgang (A3) verbunden ist.
2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die letzte Teilmatrix entsprechend der Anzahl der erforderlichen Eingänge (Ei) gegebenenfalls verkürzt ist und daß der U~bertragausgang(Ca) der Grundzelle der letzten Zeile und Spalte frei bleibt.
3. Schaltungsanordnung nach Anspruch 1 oder 2, d a d u r c h g#e k e n n z e i c h n e t, daß der als Grundzelle verwendete Halbaddierer aus vier NAND-Verknüpfungsgliedern (N1 bis N4) und einem Inverter (Inv) besteht, die durch die Serienschaltung von zwei MOS-Transistoren (T1, T2) vom Anreicherungstyp und eines MOS-Transistors (T3) vom Verarmungstyp bzw. durch die Serienschaltung eines MOS-Transistors vom Anreicherungstyp und eines MOS-Transistors vom Verarmungstyp gebildet sind.