DE2556833C3 - Verfahren und Schaltungsanordnung zum Betreiben eines Halbleiterspeichers - Google Patents

Description

Der wesentliche Vorteil dieser Lösung besteht darin, daß durch das Hinzufügen eines Impulses nach dem eigentlichen Lese- oder Schreibvorgang ein dritter Strom- oder Spannungspegel geschaffer wird, der die Zellknoten rasch umlädt und somit auch kurz sein kann, so daß die Ruheleistung schnell wieder erreicht ist und trotz der gewünschten kurzen Zykluszeit sehr klein gewählt werden kann. Hinzu kommt noch, daß die Schaltungsanordnung zum Betreiben eines Speichers nach dem erfindungsgemäßen Verfahren sich durch einen relativ geringen Aufwand auszeichnet und deshalb sehr gut zur vorhandenen Speicherstruktur paßt Pro Speicherplättchen bzw. -ebene ist nur ein exaktes Zeitglied, z. B in Form einer monostabilen Kippschaltung und eine ODER-Schaltung erforderlich. Die wesentlich weniger aufwendigen Verzögerungsschaltkreise und zweieingängigen UND-Glieder sind pro Wortleitung einmal vorhanden.

Die Erfindung wird nun anhand von in den Zeichnungen dargestellten Ausführungsbeispielen näher beschrieben.

Es zeigt

F i g. 1 eine Speicherzelle aus bipolaren Transistoren mit Schottky-Dioden als Ankoppelelemente,

Fig.2a bis c die Stromverteilung innerhalb einer Speicherzelle,

Fig.3 ein Zeitdiagramm des Zellstromes mit den verwendeten drei Strompegeln zur Steuerung des Speichers,

F i g. 4 ein Blockschaltbild einer Speicherebene,

Fig.5 ein prinzipielles Zeitdiagramm zur ErklS/ung der Schaltungsanordnung nach F i g. 4 und

F i g. 6 ein detailliertes Zeitdiagramm, aus dem die genauen Zeitpunkte der Phasen, die Ströme auf den Wortleitungen, an den Zellknoten und an den Emittern bzw. Kollektoren der Zellentransistoren entnommen werden können.

Die Speicherzelle nach F i g. 1 besteht aus den beiden NPN-Flip-Flop-Transistoren Π und Γ2, deren Emitter gemeinsam mit einer Wortleitung WL verbunden sind. Die Basis eines jeden Flip-Flop-Transistors Ti bzw. T2 ist mit dem Kollektor des jeweils anderen verbunden. Zwischen der Basis und dem Kollektor eines jeden Flip-Flop-Transistors liegt außerdem eine Schottky-Diode 5Dl bzw. SD 2, die die Sättigung der beiden Flip-Flop-Transistoren Π und T2 verhindert. Mit dem Kollektor eines jeden Flip-Flop-Transistors Ti bzw. Γ2 ist über den Knotenpunkt A bzw. B jeweils eine als Lasttransistor geschaltete Stromquelle in Form eines PNP-Transistors verbunden, deren Emitter mit einer nicht dargestellten Speiseleitung verbunden sind, die ihrerseits innerhalb einer Speicherebene mit mehreren Speicherzellen einer Wortleitung WL verbunden ist. Über diese Leitung wird, wie später anhand von F i g. 4 beschrieben, der Speisestrom der Speicherzellen gesteuert. An den Knotenpunkten A und B liegt außerdem jeweils eine Schottky-Diode SD3 bzw. SD4, die mit jeweils einer Bitleitung (BO oder Bl) verbunden sind. Ferner sind noch die schädlichen Streukapazitäten CST eingezeichnet. Der Hauptanteil der eingezeichneten Streukapazität CSriiegt zwischen den Knotenpunkten A bzw. B und dem Substratpotential VS. Die als Lasttransistoren verwendeten PNP-Transistoren Γ3 und T4 haben an ihrer Basis ein festes Referenzpotential Vrep Im folgenden wird nun anhand der F i g. 2 und 3 die Wirkungsweise der Zelle nach F i g. 1 sowie das erfindungsgemäße Verfahren beschrieben. In F i g. 2 sind die beiden Flip-Flop-Transistoren Ti und T2 der Speicherzelle dargestellt, wobei in Fig.2a die Stromverteilung und die Stromwerte während des Ruhezustands, in Fig.2b die Stromverteilung und die Stromwerte während einer Leseoperation bzw. Schreiboperation und in Fig.2c die Stromverteilung und die Stromwerte während der Nachladephase angegeben sind. In F i g. 3 ist für das Beispiel nach F i g. 2 das Zeitdiagramm angegeben. In der Ruhephase {Ti) fließt der in F i g. 3 angegebene Ruhestrom IST, wie in ίο Fig.2 angegeben über die nicht dargestellten als Stromquellen geschalteten Lasttransistoren Γ3 und Γ4, in die Zelle. Es sei angenommen, daß der Flip-Flop-Transistor Ti leitend ist; in diesem Fall beträgt sowohl

1ST
der Kollektorstrom als auch der Basisstrom —— .

2

Ober die Wortleitung WL fließt somit pro Zelle der Strom ISTab.

Der Ruhephase in der Zeit Π folgt ein Lesezyklus, der sich aus den Zeiten T2 und T3 zusammensetzt In der Zeit T2 erfolgt das eigentliche Lesen durch Anheben des Zellstromes. Gemäß F i g. 2b fließt jetzt zu den vorhandenen Ruhestrom IST noch der Lesestrom IR von beiden Bitleitungen in die Zelle. Der Ruhestrompegel /STwird in der vorliegenden Beschreibung als erster Pegel und der Ruhestrompegel IST plus dem Lesestrom IR wird als zweiter Pegel bezeichnet. Nach erfolgtem Auslesen der Information aus der Speicherzelle geht der Bitleitungsstrom auf Null zurück und damit ergibt sich wieder der Ruhezustandspegel /ST Währenddem die Information gelesen wurde, wurde die Spannung auf der Wortleitung WL nach unten gezogen. Damit haben sich die Zellenknoten A und B umgeladen und sie befinden sich jetzt auf tieferem Potential. Am Ende der Zeit T2 wird die Wortleitung WL wieder nach oben gepulst und die Zellenknoten A und B müssen wieder aufgeladen werden. Das Aufladen nur mit dem Ruhezustandsstrom würde unverhältnismäßig lange dauern.
Um diese Zeit zu verkürzen, wird der Ruhezustands-

■40 strom innerhalb der Zeit 7"3 auf einen Pegel erhöht, der sich gemäß F i g. 2c zusammensetzt aus IST+ IPU. IPU liegt in der Größenordnung zwischen dem Lesestrom IR und dem Ruhezustandsstrom IST. Durch diesen erhöhten Zellstrom werden jetzt die beiden Speicherzellenknoten A und B schnell aufgeladen. Der Sfom wird dabei dem Emitter der beiden als Lasttransistoren dienenden Stromquellen Γ3 und TA zugeführt. Die Schaltung, die die Steuerung dieses Stromes bewirkt, wird später beschrieben.

so Da zum Aufladen der schädlichen Kapazitäten durch diesen relativ hohen Strom nur eine sehr kurze Zeit benötigt wird, kann es sich hierbei um einen sehr kurzen Impuls handeln, der bis zum Ende des Zeitpunktes Γ3 unbedingt abgeklungen sein muß. Am Ende der Zeit T3 fließt somit wieder der Ruhestrom IST in der Speicherzelle und es ist der alte Zustand wieder hergestellt.

Der Vollständigkeit halber ist auch noch in F i g. 3 ein Schreibzyklus dargestellt, bei dem prinzipiell genauso verfahren wird wie beim Lesezyklus. Aus diesem Grunde sind in F i g. 2 die Schreibströme IWR auf den Bitleitungen SO und BL miteingezeichnet und es ist nicht noch einmal ein gesondertes Schaltbild angegeben. Es sei jedoch hier angemerkt, daß je nach dem Speicherzustand der Zelle entweder der Strom nur von der Bitleitung BO oder von der Bitleitung Bl kommt. Zum Umschreiben der Speicherzelle ist ein höherer Strom erforderlich als zum Auslesen der Information

aus der Speicherzelle. Dies ist klar in der Zeit Γ6 in F i g. 3 dargestellt. Nach Beendigung der Schreiboperation geht der Schreibstrom IWR wieder auf 0 zurück und dem Ruhestrom IST wird während der Zeit Tl wieder der Strom IPU überlagert, so daß auch nach Beendigung der Schreiboperation innerhalb des Schreibzyklus .lie Speicherzellenknoten A und ΰ schnell wieder hochgeladen werden. Nach Beendigung der Zeit T7 ist sichergestellt, daß nur noch der Ruhezustandsstrom IST fließt. Damit ist das der Erfindung zugrunde liegende Prinzip erklärt, und es wird im nachfolgenden eine Steuerschaltung angegeben, die zur Steuerung des Speicherzellenstromes innerhalb eines wortorganisierten Speichers dient.

Auf der rechten Seite der F i g. 4 sind die Speicherzellen innerhalb einer Speicherebene angedeutet. Die Emitter der Flip-Flop-Transistoren sind mit der jeweiligen Wortleitung IVLO bis WL 63 verbunden. Außerdem ist jede Wortleitung mit einer Verzögerungsschaltung TD und einer für alle Wortleitungen gemeinsamen ODER-Schaltung O verbunden. Der Ausgang der ODER-Schaltung O ist mit einer monostabilen Kippschaltung MK verbunden, die den kurzen Impuls TSS liefert. Dieser Ausgangsimpuls wird je einem Eingang der 64 UND-Schaltungen & zugeführt; der jeweils andere Eingang ist mit dem Ausgang einer Verzögerungsschaltung TD verbunden. Der Ausgang einer jeden UND-Schaltung & ist mit je einer Schaltung V pro Wortleitung verbunden, die sowohl den Ruhezustandsstrom ASTaIs auch den Strom IPLJ(siehe Fig.2c) liefert. Dieser Strom wird, wie aus Fig.4 ersichtlich, den Emittern R der Lasttransistoren Γ3 und TA der Speicherzellen, die an dieser Wortleitung liegen, zugeführt.

Die Wirkungsweise der Schaltung nach F i g. 4 wird nun anhand des Zeitdiagramms nach F i g. 5 genau erklärt, das einen Lesezyklus innerhalb de:r zwei äußeren senkrechten Linien zeigt. Es soll hier nur der Vollständigkeit halber erwähnt sein, daß dieses Zeitdiagramm genauso einen Schreibzyklus darstellen könnte. In der ersten Zeile des Diagramms ist der Spannungspegel auf der Wortleitung IVZ. 0 gezeigt (es wird im vorliegenden Beispiel angenommen, daß die Wortleitung IVZ. 0 für das Lesen selektiert worden ist), die Zeile 2 zeigt den Ausgangsimpuls der Verzögerungsschaltung rz?bei®in F i g. 4, die Zeile 3 zeigt den Ausgangsimpuls TSS der monostabilen Kippschaltung MK in F i g. 4 und die Zeile 4 zeigt den Stromverlauf am Ausgang des Verstärkers bei©.

Ist die Wortleitung WZ. 0 selektiert, dann steuert das Signal auf dieser Wortleitung die entsprechende Verzögerungsschaltung TD. Diese Verzögerungsschaltung liefert jetzt das Signal gemäB Zeile 2 Fi g. 5. Hier ist zu bemerken, daß die Rückflanke des Impulses um die Zeit TD gegenüber der Rückflanke des Impulses auf der Wortleitung WL 0 verzögert ist.

Die Verzögerungszeit 7Ddes Signals® ist unkritisch, sie muß nur größer sein als das noch zu beschreibende Signal TSS und es muß vor Beendigung des Lese- bzw. Schreibzyklus abgeklungen sein. Die Rückflanke des Impulses auf der Leitung IVZ. 0. dargestellt in Zeile 1 des Diagramms nach F i g. 5, steuert über die ODER-Schaltung O, die einmal für jede Speicherebene vorhanden ist die monostabile Kippschaltung MK, die einen genau zeitlich definierten Impuls TSS abgibt, der, wie bereits beschrieben, jeder UND-Schaltung & in der Speicherebene zugeführt wird. In der in Fig.4 dargestellten Speicherebene ist die UND-Bedingung nur für die UND-Schaltung & des Wortes Ogegeben. Damit liefert nur diese UND-Schaltung in der Zeit TPU einen Ausgangsimpuls von der Größe IPU+ IST. Der Strom IPU+ ISTgih im vorliegenden Falle nur für eine Zelle, die Schaltung liefert eigentlich bei η Speicherzellen innerhalb einer Wortleitung WL den η-fachen Strom sowohl für den Ruhezustand als auch während der Zeit TPU. Dabei ist wichtig, daß die Zeit TSSbei® kleiner ist als die Zeit TD bei® · Dadurch ist gewährleistet, daß ein

ίο genau zeitlich definierter Impuls in der Zeit TPU bei ©entsteht, der den Lasttransistoren Γ3 und TA der Zellen an der betreffenden Wortleitung WL direkt zugeführt wird.

In Fig.6 sind neben der Spannung auf der Wortleitung IVZ. die Spannungen an den Zellknoten A und Z? und die Ströme IPU an dem Emitter und an dem Kollektor der Lasttransistoren TZ und TA einer Zelle dargestellt. Mit Hilfe dieses Diagramms wird das beschleunigte Hochladen der Zellknoten A und B durch

2>> den erfindungsgemäß hinzugefügten dritten Speicherzellenstrompegel für eine Zelle genauer erklärt. In der Zeit Ti' sei die Zelle entweder voll oder halb selektiert, auf jeden Fall sei diese Speicherzelle an einer selektierten Wortleitung WL angeschlossen. Die Spannung der Wortleitung IVL liegt damit in der Zeit T\' auf tiefem Potential. Die Spannungen an den Speicherzellenknoten A und B liegen ebenfalls auf dem unteren Potential. Für eine halbselektierte Speicherzelle fließt der Speicherzellenstrom 1ST im Ruhezustand, während für eine voll selektierte Speicherzelle noch der Strom IR oder IWR für das Lesen bzw. Schreiben hinzukäme. Der Einfachheit halber sei hier angenommen, daß es sich im vorliegenden Beispiel um eine halbselektierte Speicherzelle handelt Während der Zeit 7"2' wird das Potential auf der Wortleitung WL von seinem tiefen Potential WLD auf das Ruhezustandspotential WLU gepulst. Diese Flanke während der Zeit T2' überträgt sich über die inneren Transistorkapazitäten kapazitiv auf die Speicherzellenknoten A und B und bewirkt damit ein geringes Anheben des Potentials beider Knoten (wie in Zeile 2 und 3 des Diagramms nach Fig.6 bei TI' dargestellt). Nach diesem kapazitiven Sprung werden in der Zeit 7"3' die Speicherzellenknoten A und B nur durch den Ruhestrom /Srhochgeladen, weil der Strom IPUC in den Kollektoren der Lasttransistoren noch nicht fließt. In den Emittern der Lasttransistoren fängt bereits der Strom IPU+ IST an zu fließen und steigt innerhalb des Zeitraums von TA' zu seinem höchsten Pegel an. Innerhalb des Zeitraums TA' fließt der Strom

5« IPUE in die Emitter der Lasttransistoren der Speicherzelle. Dieser Stromimpuls ist Kürzer als der Zeitraum TA', während an den Kollektoren dieser Lasttransistoren ein verformtcr Impuls auftritt der seiner, höchsten Pegel innerhalb des Zeitraums TA' erreicht und das eigentliche Nachladen bewirkt Der Anstieg der Potentiale an den Speicherzellenknoten A und B ist also etwa in der Mitte des Zeitraums TA' am größten. Nach Beendigung des Zeitraums TA' haben die Speicherzellenknoten A und B ihr Ruhezustandspotential erreicht.

m> Der relativ hohe Strom IPU hat also bewirkt daß die Potentiale an den Speicherzellenknoten A und B sehr schnell den Ruhezustandspegel erreicht haben, so daß damit ein relativ kurzer Schreib- bzw, Lesezyklus erreicht wird.

Dieser erhöhte Speicherzellenstrom wird nun den selektierten Speicherzellen innerhalb einer Wortleitung (auch halbselektierten) zugeführt, wodurch sich eine sehr geringe Verlustleistung für den gesamten Speicher

ergibt. Für dieses Beispiel sei angenommen, daß in der Zeit T5' wieder die Ruhezustandsphase herrscht. Es fließen dann innerhalb der Speicherzellen nur die Ströme IST. Natürlich hätte genauso gut eine neue Selektionsphase folgen können.

Hierzu 2 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Verfahren zum Betreiben eines Halbleiterspeichers, bei dem die eigentlichen Flipflop-Transistoren, und Lastelemente der Speicherzellen aus bipolaren Transistoren und Schottky-Dioden als Lese-/ Schreib-Ankoppelelemente bestehen und dessen Speisespannung bzw. -strom in mehreren Phasen zugeführt wird, dadurch gekennzeichnet, daß ein während eines in zwei Phasen unterteilten Lese- oder Schreibzyklus nach dem Lesen oder Schreiben fließender Ruhestrom (1ST) während einer Regenerierungs-Phase (bei T3) kurzzeitig um einen Strom (IPU) erhöht und daß am Ende der Regenerierungs-Phase (bei Γ3) der erhöhte Strom wieder auf den Ruhestrom (IST) abgesenkt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Strom der Speicherzellen während des Ruhezustands auf einen ersten Pegel gebracht wird, daß darauffolgend während eines Lese- oder Schreibzyklus der Zellknotenstrom auf einen zweiten Pegel gebracht wird und danach in der Regenerierungs-Phase kurzzeitig auf einen dritten Pegel, der in seiner Höhe zwischen dem ersten und dem zweiten liegt

3. Verfahren nach den Ansprüchen 1 bis 2, dadurch gekennzeichnet, daß der Lesezyklus bzw. Schreibzyklus jeweils in zwei Phasen (T2 und Γ3) zum eigentlichen Lesen bzw. Schreiben und Nachladen unterteilt ist, daß während des Lesens einer gespeicherten Information die Spannung auf Wortleitungen (WL) nach unten gezogen wird, wodurch sich die beiden Zellknoten (A und B) einer Speicherzelle umladen und daß am Ende der ersten Phase (bei T2) die entsprechende'Wortleitung (WL) J5 wieder nach oben gepulst wird, daß danach in der zweiten Phase (innerhalb T3) ein weiterer Strom (IPUE)über die beiden Emitter der als Lasttransistoren dienenden Stromquellen (T3 und TA) zugeführt wird, der bis zum Ende der zweiten Phase (von Γ3) gesteuert abklinkt.

4. Schaltungsanordnung zum Betreiben einer Speicherebene, bei der Emitter von Flip-Flop-Transistoren mit der jeweiligen Wortleitung verbunden sind, nach dem Verfahren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß mit jeder Wortleitung (WL 0 bis WL 63) eine Verzögerungsschaltung (TD) verbunden ist, daß dem Ausgang jeder Verzögerungsschaltung (TD) je eine UND-Schaltung (&) nachgeschaltet ist, deren zweite Eingänge mit dem ^r>o Ausgang einer exakten Zeitschaltung (MK) verbunden sind, die ihrerseits eingangsseitig über eine ODER-Schaltung (O) mit jeder der Wortleitungen (WL 0 bis WL 63) verbunden ist und einen exakten Zeitimpuls (TSS) abgibt, der über die jeweils selektierte UND-Schaltung (&) auf einen nachgeschalteten Verstärker (V) geführt ist, der seinerseits mit den Emittern der Lasttransistoren der Speicherzellen verbunden ist.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die exakte Zeitschaltung (MK) als monostabile Kippschaltung ausgeführt ist, die den Impuls (TSS) für die exakte Einschaltung der UND-Schaltung (&) liefert, dessen Rückflanke um die Verzögerungszeit der Verzögerungsschaltung (TD) verzögert ist.

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Betreiben eines Halbleiterspeichers nach den Patentansprüchen 1 und 4.

Für Speicherzellen, deren Lastelemente und Flipflop-Transistoren aus bipolaren Transistoren bestehen, sind schon Verfahren und Schaltungsanordnungen zum Betreiben bekanntgeworden. Auch Lese-/Sckreib-Ankoppeleiemente in Form von Schottky-Dioden sind bekannt (IBM Technical Disclosure Bulletin, VoL 10, No 6, Nov. 1973, S. 1920—1921). Durch das ältere deutsche Patent 25 11 518 ist ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers, dessen Speicherzellen aus Flipflops mit bipolaren Transistoren und Schottky-Dioden als Lese-/Schreib-Ankoppelelemente bestehen und die als Lastelemente hochohmische Widerstände oder als Stromquellen geschaltete Transistoren benutzen, deren Schreib-ZLese-Zyklen jeweils in mehreren Phasen ablaufen und die durch Pegeländerungen auf Wortleitungen und Bitleitungen selektiert werden, vorgeschlagen worden, daß dadurch charakterisiert ist, daß zur Selektion einer Speicherzelle eine Wortleitung auf einen tieferen Pegel gepulst wird, wodurch der Pegel derjenigen Bitleitung, die mit dem leitenden Transistor der Speicherzelle verbunden ist, auch auf einen tieferen Pegel heruntergezogen wird, während der Pegel der anderen Bitleitung geringfügig angehoben wird, so daß die Differenz der beiden Bitleitungspegel in einem nachgeschalteten Differenzverstärker festgestellt wird, daß danach die Deselektierung der Speicherzelle durch Anheben sowohl des Potentials auf der Wortleitung als auch eines Regenerierungs-Potentials erfolgt, so daß die inneren Speicherzellenknoten wieder auf ein Potential aufgeladen werden, das in der Größe von Ruhezustandspotential minus Spannungsabfall über eine Schottky-Diode liegt, und daß das Aufladen der Speicherzellenknoten so lange erfolgt, bis eine der Bitleitungen die Größe eines anliegenden Potentials erreicht hat und daß daran anschließend die Bitleitungen (£0 und öl) durch Einschalten einer Spannung wieder auf ein gemeinsames Ruhepotential gebracht werden.

Die Schaltungsanordnung zur Steuerung der Regenerier- und Nachlade-Phase innerhalb eines Lese- oder eines Schreibzyklus ist dabei mit den Bitleitungen der Speicherzellen verbunden.

Obwohl dadurch die Speicherdichte bei hoch integrierten bipolaren Halbleiterspeichern wesentlich erhöht werden kann, kommt dann ein neues Problem hinzu, wenn bei noch höherer Bitdichte auf einem Speicherplättchen der Ruhezustandszellstrom noch kleiner gewählt werden muß. Die eigentliche Lese- bzw. Schreiboperation an sich bringt keine größeren Probleme, jedoch wird die Zykluszeit des Speichers durch den geringen Zellstrom stark begrenzt. Die Zellknoten werden nämlich bei der beschriebenen Schaltungsanordnung und bei dem beschriebenen Verfahren durch die geringen Ströme zu langsam umgeladen.

Der Erfindung liegt deshalb die Aufgabe zugrunde, ein Verfahren und eine Schaltungsanordnung zum Betreiben eines Halbleiter-Speichers mit bipolaren Transistoren, die sowohl als Lastelemente als auch als Flip-Flop-Transistoren dienen, und der als Ankoppelelemente an die Bitleitungen Schottky-Dioden aufweist, zu schaffen, durch die die Zykluszeit trotz sehr kleinem Ruhezellstrom wesentlich verkürzt wird.

Die erfiridungsgemäße Lösung ergibt sich aus den Ansprüchen 1 und 4.