JPS6137702B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の技術分野〕 本発明は半導体記憶装置に係り、特にＰ形ササ
イリスタをワード線あるいはビツト線ドライバに
用いた半導体記憶装置に関する。 〔発明の技術的背景〕 たとえばバイポーラ型のプログラマブルリード
オンリーメモリ（以下PROMと略称する）のう
ち、現在最も一般的なヒユーズ型メモリセルを用
いた従来のPROMを第１図に示す。以下の説明で
は２ⁿ本のワード線、２^m本のビツト線、ｌビツト
の出力を有する（２ⁿ×２^m×ｌ）ビツトのPROM
を対象とするが、図面は説明の簡便化のためメモ
リセル数が４ビツトの場合を示しており、周辺回
路の図示も大幅に省略されている。第１図におい
て、１０，１１は行アドレスバツフア、１２は行
デコーダ、１３，１４はワード線ドライバ、１５
はメモリセルアレイ１６，１７はワード線、１
８，１９はビツト線、２０〜２３はヒユーズ型メ
モリセル、２４_０，２４_１は列アドレスバツフ
ア、２５は列デコーダ、２６，２７はビツト線ド
ライバ、２８，２９はたとえばシヨツトキー型の
ビツト線トランジスタ、Ｒ_Cはそのベース側抵
抗、３０はカレントシンク回路、３１はセンスア
ンプ・出力バツフア、３２は出力端子、３３はセ
ンス線である。 而して、行アドレスバツフア１０，１１に２個
（一般にはｎ個）の行アドレス信号Ａ_R0，Ａ_R1が
入力されると、行デコーダ１２およびワード線ド
ライバ１３，１４により２本のワード線１６，１
７のうち１本のワード線（たとえば１６）が選択
され、この選択ワード線１６は高電位、残りの非
選択ワード線１７は低電位となる。一方、列アド
レスバツフア２４_０，２４_１に列アドレス信号Ａ
_C0，Ａ_C1が入力され、列デコーダ２５およびビツ
ト線ドライバ２６，２７により２個のビツト線ト
ランジスタ２８，２９のうち１個のトランジスタ
（たとえば２８）が選択され、この選択されたビ
ツト線トランジスタ２８のベース電位は高電位、
残りの非選択のビツト線トランジスタ２９のベー
ス電位は低電位となる。したがつて、２本のビツ
ト線１８，１９のうち１本のビツト線１８が選択
され、２ⁿ×２^m個のメモリセルトランジスタのう
ち上記選択ビツト線１８と前記選択ワード線１６
との交点に位置する１個のメモリセル２０が選択
状態になり、残りのメモリセルトランジスタ２
１，２２，２３は非選択状態になる。 そして、プログラム（データ書込み）時には、
ワード線ドライバ１３，１４の電源およびメモリ
セルアレイ１５の電源を高電圧（プログラム電
圧）にして選択メモリセル２０のヒユーズを溶断
するものであり、データ読出し時には前記電源を
通常電圧（たとえば5V）にして選択メモリセル
２０のヒユーズの切断、非切断に応じて定まるセ
ンス線３３の電位をセンスアンプ・出力バツフア
３１により検出・増幅するものである。なお、デ
ータ読出し時に、前記カレントシンク回路（定電
流源）３０の読出し電流をｉ_Rビツト線トランジ
スタ２８，２９のエミツタ接地電流増幅率をβで
表わせば、選択メモリセル２０のヒユーズが非切
断状態のときには選択メモリセル２０のトランジ
スタおよびビツト線トランジスタ２８に前記読出
し電流ｉ_Rが流れ、そのベース側抵抗Ｒ_Cの電圧降
下はＲ_C・ｉ_R／βとなつてセンス線３３は高電位
となり、前記ヒユーズが切断されていれば前記ベ
ース側抵抗Ｒ_Cおよびビツト線トランジスタ２８
のベース・エミツタ間に前記読出し電流ｉ_Rが流
れ、ベース側抵抗Ｒ_Cの電圧降下はＲ_C・ｉ_Rとな
つてセンス線３３は低電位となる。 〔背景技術の問題点〕 ところで、上述したようなPROMの大容量化に
際して、その消費電力の配分内容は下表のように
なる。

〔発明の概要〕

すなわち、本発明は、メモリセルアレイのワー
ド線あるいはビツト線トランジスタをサイリスタ
により駆動するワード線ドライバあるいはビツト
線ドライバの少なくとも一方を有する半導体記憶
装置において、アドレス信号入力の変化時を検出
して微少幅のアドレス変化パルスを発生するアド
レス変化検出回路と、このアドレス変化検出回路
の出力パルスをトリガとして前記ドライバのサイ
リスタのゲートに電流を供給するゲート電流制御
回路とを具備するようにしたものである。 したがつてアドレス変化時にはアドレス変化検
出回路の出力パルスにより前記ドライバのサイリ
スタがオンになるのでサイリスタで瞬時的に電力
が消費されるが、アドレス変化のないスタンバイ
時には前記ドライバのうち選択された１個のドラ
イバのみそのサイリスタをオン状態にしてワード
線あるいはビツト線を選択し、残りの非選択のド
ライバのサイリスタをオフ状態にするので、メモ
リの平均消費電力が低減する。 〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細
に説明する。本発明の一実施例に係るPROMは、
たとえば第１図に示したようなPROMのワード線
ドライバ１３，１４に代えてたとえば第２図に示
すようなワード線ドライバ４１，４２およびアド
レス変化検出回路４３を用いるものである。上記
ワード線ドライバ４１，４２においては、電源ラ
イン３４とワード線１６，１７との間にＰ形サイ
リスタ（PNPN層の一端のＰ層がアノード、中間
のＰ層がゲート、他端のＮ層がカソードとなる）
３５のアノード・カソード間が接続され、上記ア
ノードとゲートとの間にたとえばＮチヤンネル形
のFET（電界効果トランジスタ）４４のドレイ
ン・ソース間が並列接続され、上記サイリスタ３
５のゲートはシヨツトキーダイオード３６を介し
て行デコーダ（第１図１２）の出力端に接続され
ている。また、アドレス変化検出回路４３は、ア
ドレス信号入力（Ａ_R0，Ａ_R1）の変化時を検出し
て微少幅のアドレス変化パルスを発生するもので
あり、その出力端は前記ワード線ドライバ４１，
４２それぞれのFET４４のゲートに共通接続さ
れている。 而して、上記構成において、第３図に示すよう
にアドレス信号入力（Ａ_R0，Ａ_R1）が変化する
と、この変化から若干の遅延時間td後にアドレス
変化検出回路４３のアドレス変化パルスが発生
し、ワード線ドライバ４１，４２のFET４４は
オンになる。このとき、選択されている１個のワ
ード線ドライバ（たとえば４１）では、ダイオー
ド３６は行デコーダ（第１図１２）から高電位Ｈ
が印加されていてオフになつているから、FET
４４のドレイン電流はサイリスタ３５のゲート電
流（トリガ入力）となり、サイリスタ３５がオン
し、ワード線１６は高電位となる。これに対し
て、残りのワード線ドライバ４２では、ダイオー
ド３６は行デコーダ（第１図１２）から低電位Ｌ
が位加されてオンになつていて、FET４４のオ
ン低抗よりはるかに低いインピーダンスでサイリ
スタ３５のゲート電位を引くから、サイリスタ３
５はオフのままで、ワード線１７は低電位とな
る。 次に、アドレス変化パルスが終了した後のスタ
ンバイ時には、FET４４のゲートが低電位であ
つてFET４４がオフであるので、選択されてい
る１個のワード線ドライバ４１のサイリスタ３５
は、ゲート電流がそのPNPトランジスタ部から供
給されるからオンのままであるが、残りの非選択
のワード線ドライバ４２のサイリスタ３５も、ダ
イオード３６によりゲート電位が引かれているか
らオフのままであり、ワード線ドライバ４２の消
費電力はほぼ零である。 したがつて、上述した一連の動作における
PROMの消費電流は第３図に示すように推移し、
アドレスの切り換わり時には変化パルスに同期し
てFET４４のオン電流のために消費電流にピー
ク電流が生じるが、アドレス変化のないスタンバ
イ時にはFET４４がオフになる分だけ消費電流
は小さくなる。この場合、FET４４のオン抵抗
を従来のワード線ドライバにおける抵抗（第１図
Ｒ）の値に等しく設定すれば、本発明のPROMに
おける上記ピーク電流時のピーク電流時のピーク
消費電力は従来のPROMの消費電力と等しいけれ
ども、平均消費電力はサイクルタイムに依存はす
るが、従来の消費電力に比べて低くなる。なお、
ビツト線ドライバも上記ワード線ドライバと同様
に構成可能であり、ワード線ドライバおよびビツ
ト線ドライバの少なくとも一方を上記実施例のよ
うに構成すれば消費電力が低減する。但し、ワー
ド線数２ⁿ＞ビツト線数２^mのメモリにおいては、
少なくともワード線ドライバの消費電力を低減さ
せれば効果的である。 また、上記実施例のPROMにおけるアクセスタ
イムは、FET４４のオン抵抗を従来例の抵抗
（第１図Ｒ）の値と等しくすれば、従来のPROM
のアクセスに比べてアドレス変化検出回路４３に
よるタイミングの遅れ（第３図td）のみである。 したがつて、上記実施例のPROMにおいて、た
とえばサイクルタイム100ns、アドレス変化パル
スのパルス幅を10nsとすると、平均消費電力に
対するピーク消費電力の占有率は1/10になる。換
言すれば、本発明を適用したPROMの大容量化に
際してワード線ドライバ、ビツト線ドライバの消
費電力は殆んど無視可能となり、この無視可能分
の電力は前述したように32kビツトPROMで全体
の約1/3であるので、本発明を適用した32kビツ
ト相当のPROMではアクセスタイムの大幅な遅れ
なしに平均消費電力が渋来の約2/3に抵減される
ようになる。しかも、このように約2/3になつた
平均消費電力はメモリ容量をＮ倍するときに
log₂Nで増加する成分であり、本発明を適用すれ
ばメモリの大容量化に充分に対応可能である。 そして、本発明を適用したメモリは、消費電力
の低減により発熱が小さくなるので、メモリIC
およびメモリ適用システムの信頼性が向上するこ
とは言うまでもない。 なお、前記アドレス変化検出回路４３はたとえ
ば第４図に示すように論理構成よりなり、その出
力ゲート部５０をTTLゲートで表わすとたとえ
ば第５図に示すようになる。すなわち、５１，５
２はアドレスバツフア、５３〜６０はインバータ
回路、６１〜６４は遅延回路、６５〜６８はアン
ドゲート、６９，７０はノアゲート、７１はオア
ゲートである。したがつて、アドレス信号入力
（Ａ_R0，Ａ_R1）の変化からアドレス変化パルスの
立上りまでの遅れ時間tdは、シヨツトキーTTL
ゲート換算で１〜２段分であり、5ns以下であ
る。なお、アドレス変化パルス幅は遅延回路６
１，６２，６３，６４によつて調整可能である。
また、本実施例ではアドレス変化検出回路４３は
第１図に図示した４ビツトメモリに対応してアド
レス信号が２入力（Ａ_R0，Ａ_R1）の場合を示した
が、実際の大容量のPROMでは多数の全てのアド
レス信号Ａ_R0，Ａ_R1…入力の変化を検出するよう
に構成されることは言うまでもない。また、アド
レス変化検出回路４３の出力パルスをトリガとし
て各サイリスタ３５のゲート電流を制御する回路
は上記実施例に限られるものではない。 すなわち、第６図は本発明の他の実施例の一部
を示すもので、ワード線ドライバ８１，８２は前
述した第２図のワード線ドライバ４１，４２に比
べて、FETを省略し、サイリスタ３５のゲート
に抵抗８３の一端を接続した点が異なり、この抵
抗８３それぞれの他端をアレス変化検出回路８４
の出力端に共通接続したものであり、第６図中第
２図中と同一部分は同一符号を付している。第６
図の回路動作は前述した第２図の回路動作と略同
様であるが、次の２点で異なる。先ず第１点は、
前記抵抗８３は受動素子であつてFET（第２図
４４）のような増幅作用がないので、第６図のア
ドレス変化検出回路８４はその出力部にエミツタ
フオロアを用いるなどにより、出力の駆動能力を
大きくする必要がある。第２点は、第６図ではア
ドレス変化検出回路８４の出力が低電位に戻つた
ときに、選択されているワード線ドライバのサイ
リスタ３５のゲートからアドレス変化検出回路８
４へ電流が引かれてサイリスタ３５がオフ状態に
反転し易いので、これを避けるためにサイリスタ
３５のPNPトランジスタ部の電流増幅率を充分大
きくする必要がある。以上２点を留意すれば、第
６図のワード線ドライバ８１，８２は第２図のワ
ード線ドライバ４１，４２に比べてFET４４の
ような製造工程上の特殊素子を形成しない分だけ
IC製造上有利である。 第７図は本発明のさらに他の実施例を示すもの
で、ワード線ドライバ９１，９２は前述した第６
図のワード線ドライバ８１，８２に比べて抵抗８
３を省略し、サイリスタ３５のアノード・ゲート
間に抵抗９３およびNPN形トランジスタ９４の
直列回路を並列接続し、このトランジスタ９４の
ベースに抵抗９５の一端を接続した点が異なり、
この抵抗９５それぞれの他端をアドレス変化検出
回路９６の出力端に共通接続したものであり、第
７図中第６図と同一部分は同一符号を付してい
る。第７図のワード線ドライバ９１，９２におい
ては、アドレス変化パルスの発生時にはNPN形
トランジスタ９４がオンになり、このとき選択さ
れているワード線ドライバのサイリスタ３５にゲ
ート電流を供給する。またスタンバイ時（アドレ
ス変化検出回路９６の出力が低電位）には上記ト
ランジスタ９４がオフになるので、サイリスタ３
５のゲートからアドレス変化検出回路９６へ電流
が引かれなくなる。すなわち、第７図のワード線
ドライバ９１，９２は第６図のワード線ドライバ
８１，８２に比べてサイリスタ３５のゲートから
無効電流が引かれなくなり、そのPNPトランジス
タ部の負担が軽減される点で優れているが、抵抗
９３およびトランジスタ９４の分だけICチツプ
上の占有面積を余分に必要とする。また、第７図
のアドレス変化検出回路９６の出力駆動能力は、
第６図のアドレス変化検出回路８４ほど必要では
ない。 なお、上記各実施例は、アドレス変化検出回路
の出力の高電位を有意信号とする、つまり高電位
のアドレス変化パルスを用いる場合を示したが、
これとは逆に低電位のアドレス変化パルスを発生
するようにアドレス変化検出回路を若干変更し、
ワード線ドライバの各能動素子を全く相補的な素
子に置き換える（すなわち、Ｐ形サイリスタ→Ｎ
形サイリスタ、ＮチヤンネルFET→Ｐチヤンネ
ルFET、NPN形トランジスタ→PNP形トランジ
スタ）ようにしてもよい。 また、本発明は上記各実施例のようなPROMに
限らず、サイリスタをワード線あるいはビツト線
のドライバとする、もしくはその可能性のあるそ
の他の半導体メモリ（たとえばMOS形ROM、
MOS形RAMなど）に適用可能である。 〔発明の効果〕 上述したように本発明の半導体記憶装置によれ
ば、アクセスタイムを犠性にすることなく平均的
な消費電力を低減でき、大容量化に好適であり、
信頼性を高めることができる。

【図面の簡単な説明】

第１図は従来のバイポーラ型PROMを簡略化し
て示す構成説明図、第２図は本発明に係る半導体
記憶装置の要部の一実施例を示す構成説明図、第
３図は第２図の動作説明のために示すタイミング
図、第４図は第２図のアドレス変化検出回路の一
例を示すブロツク図、第５図は第４図の出力ゲー
ト部を取り出して一例を示す回路図、第６図およ
び第７図はそれぞれ本発明の他の実施例の要部を
示す構成説明図である。 １５……メモリアルアレイ、１６，１７……ワ
ード線、１８，１９……ビツト線、２８，２９…
…ビツト線トランジスタ、３５……サイリスタ、
４３，８４，９６……アドレス変化検出回路、４
４……FET、８３，９３……抵抗、９４……ト
ランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ メモリセルアレイのワード線あるいはビツト
   線トランジスタをサイリスタにより駆動するワー
   ド線ドライバあるいはビツト線ドライバの少なく
   とも一方を有する半導体記憶装置において、アド
   レス信号入力の変化時を検出して微少幅のアドレ
   ス変化パルスを発生するアドレス変化検出回路
   と、このアドレス変化検出回路の出力パルスをト
   リガーとして前記ドライバのサイリスタのゲート
   に電流を供給するゲート電流制御回路とを具備
   し、アドレス変化のないスタンバイ時には前記ワ
   ード線ドライバあるいはビツト線ドライバのち選
   択された１個のドライバのみそのサイリスタをオ
   ン状態にしてワード線あるいはビツト線を選択
   し、残りの非選択のドライバのサイリスタをオフ
   状態にして電力を低減するようにしたことを特徴
   とする半導体記憶装置。 ２ 前記ゲート電流制御回路は、前記サイリスタ
   のアノード・ゲート間に電界効果トランジスタを
   並列接続し、この電界効果トランジスタのゲート
   に前記アドレス変化検出回路の出力を接続してな
   ることを特徴とする特許請求の範囲第１項記載の
   半導体記憶装置。 ３ 前記ゲート電流制御回路は、前記サイリスタ
   のゲートに前記アドレス変化検出回路の出力を抵
   抗を介して接続してなることを特徴とする特許請
   求の範囲第１項記載の半導体記憶装置。 ４ 前記ゲート電流制御回路は、前記サイリスタ
   のアノード・ゲート間に抵抗およびトランジスタ
   の直列回路を並列接続し、このトランジスタのベ
   ースに前記アドレス変化検出回路の出力を接続し
   てなることを特徴とする特許請求の範囲第１項記
   載の半導体記憶装置。