JPS59181053A - 半導体メモリアレイ - Google Patents
半導体メモリアレイInfo
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- JPS59181053A JPS59181053A JP58054692A JP5469283A JPS59181053A JP S59181053 A JPS59181053 A JP S59181053A JP 58054692 A JP58054692 A JP 58054692A JP 5469283 A JP5469283 A JP 5469283A JP S59181053 A JPS59181053 A JP S59181053A
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- JP
- Japan
- Prior art keywords
- sub
- decoder circuit
- subdecoders
- memory
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000015654 memory Effects 0.000 claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 5
- 229920005591 polysilicon Polymers 0.000 claims abstract description 5
- 239000011159 matrix material Substances 0.000 claims description 11
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 230000008878 coupling Effects 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Engineering & Computer Science (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発叫は、デコーダ回路とメモリマトリックスとを有す
る半導体メモリアレイに関する。
る半導体メモリアレイに関する。
〈従来技術〉
半導体メモリの大容量化に伴ない、メモリへの書き込み
・読み出しの高速化と低消費電力化とが望まれている。
・読み出しの高速化と低消費電力化とが望まれている。
この高速化と低消費電力化とは相反する要素である。こ
のことを第１図〜第４図に示す従来例に基づいて説明す
る。従来例はいずれも、Ｍ（行）×Ｎ（列）個のメモリ
セルをマトリックス状に配列してなるＣ−ＭＯＳスタテ
ィックメモリアレイを示す。第１図のメモリアレイＭ１
は中央部に行デコーダ回路りを配置し、行デコーダ回路
りから列方向の末端に位置する行方向メモリセルＮ、、
Ｎ２・・ＩＮ （図中では１行分のメモリセルのみ示す
）を破線で示す長い行選択線Ｐ’Ｌで共通に接続してい
る。このようなメモリアレイＭ１では、抵抗値がアルミ
ニウムなどの金属細線に比べて高くなるポリシリコンで
できた行慧択線ＰＬで、Ｎ個のメモリセルを連結してい
る。このため、行デコーダ回路りからの行選択信号が末
端のメモリセルに伝搬されるまでに長い時間が必要とな
り高速化に反する。しかも、１本の行選択線ＰＬに対し
てＮ個のメモリセルＮ１． Ｎ２・・ＮＮが同時に開
くので消費電力が大きくなる。第１図を電力消費の面か
ら改良したものとして第２図の従来例がある。第２図の
メモリアレイ鴇では、メモリマトリックスを図上、左右
のブロックＢＬ、、ＢＬ２に分割し、行デコーダ回路り
により左右いずれかの行選択線ＰＬ、、ＰＬ２を選択す
ることにより１本の行選択線で同時に開くメモリセルの
数を半減させ、これにより消費電力を半減させている。
のことを第１図〜第４図に示す従来例に基づいて説明す
る。従来例はいずれも、Ｍ（行）×Ｎ（列）個のメモリ
セルをマトリックス状に配列してなるＣ−ＭＯＳスタテ
ィックメモリアレイを示す。第１図のメモリアレイＭ１
は中央部に行デコーダ回路りを配置し、行デコーダ回路
りから列方向の末端に位置する行方向メモリセルＮ、、
Ｎ２・・ＩＮ （図中では１行分のメモリセルのみ示す
）を破線で示す長い行選択線Ｐ’Ｌで共通に接続してい
る。このようなメモリアレイＭ１では、抵抗値がアルミ
ニウムなどの金属細線に比べて高くなるポリシリコンで
できた行慧択線ＰＬで、Ｎ個のメモリセルを連結してい
る。このため、行デコーダ回路りからの行選択信号が末
端のメモリセルに伝搬されるまでに長い時間が必要とな
り高速化に反する。しかも、１本の行選択線ＰＬに対し
てＮ個のメモリセルＮ１． Ｎ２・・ＮＮが同時に開
くので消費電力が大きくなる。第１図を電力消費の面か
ら改良したものとして第２図の従来例がある。第２図の
メモリアレイ鴇では、メモリマトリックスを図上、左右
のブロックＢＬ、、ＢＬ２に分割し、行デコーダ回路り
により左右いずれかの行選択線ＰＬ、、ＰＬ２を選択す
ることにより１本の行選択線で同時に開くメモリセルの
数を半減させ、これにより消費電力を半減させている。
第１図を電力消費のみならず高速化の面でも改良したも
のとして第３図の従来例がある。第３図のメモリアレイ
残では、メモリマトリックスを多数のブロックＢＬ、。
のとして第３図の従来例がある。第３図のメモリアレイ
残では、メモリマトリックスを多数のブロックＢＬ、。
Ｂ Ｌ２・・ＢＬＫに分割し、多数の行デコーダ回路Ｄ
１゜Ｂ２・・を配置することにより、各行選択線ＰＬ＋
＋、ＰＬ２・・の長さを短くして伝搬時間を短縮し、各
行選択線により同時に開くメモリセルの数を減少させて
低消費電力化を図っている。しかし、第３図の従来例で
は、大きな構成の行デコーダ回路の数が増加し、チップ
面積が増大する。したがって、いずれの従来例も、チッ
プ面積を増大させることなく高速化と低消費電力化とを
可能にしたものがなかった。
１゜Ｂ２・・を配置することにより、各行選択線ＰＬ＋
＋、ＰＬ２・・の長さを短くして伝搬時間を短縮し、各
行選択線により同時に開くメモリセルの数を減少させて
低消費電力化を図っている。しかし、第３図の従来例で
は、大きな構成の行デコーダ回路の数が増加し、チップ
面積が増大する。したがって、いずれの従来例も、チッ
プ面積を増大させることなく高速化と低消費電力化とを
可能にしたものがなかった。
く目的〉
本発明は、チップ面積をほとんど増大させることなく高
速化と低消費電力化を可能にすることを目的とする。
速化と低消費電力化を可能にすることを目的とする。
〈実施例〉
以下、本発明を第４図および第５図に示す実施例に基づ
いて詳細に説明する。
いて詳細に説明する。
第４図はこの実施例に係る半導体メモリアレイのレイア
ウトを示す平面図である。この実施例ではＣ−ＭＯＥ＋
スタティックメモリを用いたＭ行×Ｎ列のメモリマトリ
ックスに適用して説明される。
ウトを示す平面図である。この実施例ではＣ−ＭＯＥ＋
スタティックメモリを用いたＭ行×Ｎ列のメモリマトリ
ックスに適用して説明される。
このメモリアレイＭ４は、主行デコーダ回路ＭＤとに個
の削性デコーダ回路Ｓ Ｄ、〜ＳＤＫとを備える。
の削性デコーダ回路Ｓ Ｄ、〜ＳＤＫとを備える。
主行デコーダ回路ＭＤは、図上、左端に配置される。削
性デコーダ回路ＥＩ Ｄ、〜ＳＤＫは、主行デコーダ回
路ＭＤより、図上、右方に所定間隔、この実施例では等
間隔毎に配置される。メモリマトリックスは、削性デコ
ーダ回路Ｓ Ｄ、〜ＳＤＫによりに＋１個に分割される
。主行デコーダ回路ＭＤに比−ミて削性デコーダ回路Ｓ
Ｄ１〜ＳＤＫは、僅なチップ面積で済む。主行デコー
ダ回路ＭＤと削性デコーダ回路Ｓ Ｄ、〜ＳＤＫは２層
アルミニウム等の抵抗値が極めて小さい金属よりなる主
行デコーダ選択線ＭＰＬで連結される。この主行デコー
ダ選択線ＭＰＬは、メモリマトリックス上に絶縁層を介
して配線されるので、この主行デコーダ選択線ＭＰＬは
マトリックスのメモリセルとは絶縁され、主行デコーダ
回路ＭＤと削性デコーダ回路Ｓ Ｄ、〜ＳＤＫとで電気
的な接触点を有する。削性デコーダ回路ＳＤ１〜ＳＤＫ
のそれぞれと各ブロックＢＬ、、ＢＬ２・・に属するメ
モリセルとはポリシリコンでできた副台選択線ＳＰＬ、
、ＳＰ１．．・・で接続される。削性デコーダ回路ＳＤ
、〜ＳＤＫによりメモリマトリックスは複数のブロック
に分割されるので、各ブロック毎に設けられる副台選択
線は短かくて済む。したがって、この実施例によれば、
副台選択線は短かくて済むので高速性が確保され、しか
も各ブロックに属するメモリセルの数が少ないので、１
本の副台選択線により同時に開くメモリセルの数が少な
くなることによシ低消費電力化が達成される。この場合
、チップ面積は、削性デコーダ回路が小さいので、はと
んど増大させずに済む。
性デコーダ回路ＥＩ Ｄ、〜ＳＤＫは、主行デコーダ回
路ＭＤより、図上、右方に所定間隔、この実施例では等
間隔毎に配置される。メモリマトリックスは、削性デコ
ーダ回路Ｓ Ｄ、〜ＳＤＫによりに＋１個に分割される
。主行デコーダ回路ＭＤに比−ミて削性デコーダ回路Ｓ
Ｄ１〜ＳＤＫは、僅なチップ面積で済む。主行デコー
ダ回路ＭＤと削性デコーダ回路Ｓ Ｄ、〜ＳＤＫは２層
アルミニウム等の抵抗値が極めて小さい金属よりなる主
行デコーダ選択線ＭＰＬで連結される。この主行デコー
ダ選択線ＭＰＬは、メモリマトリックス上に絶縁層を介
して配線されるので、この主行デコーダ選択線ＭＰＬは
マトリックスのメモリセルとは絶縁され、主行デコーダ
回路ＭＤと削性デコーダ回路Ｓ Ｄ、〜ＳＤＫとで電気
的な接触点を有する。削性デコーダ回路ＳＤ１〜ＳＤＫ
のそれぞれと各ブロックＢＬ、、ＢＬ２・・に属するメ
モリセルとはポリシリコンでできた副台選択線ＳＰＬ、
、ＳＰ１．．・・で接続される。削性デコーダ回路ＳＤ
、〜ＳＤＫによりメモリマトリックスは複数のブロック
に分割されるので、各ブロック毎に設けられる副台選択
線は短かくて済む。したがって、この実施例によれば、
副台選択線は短かくて済むので高速性が確保され、しか
も各ブロックに属するメモリセルの数が少ないので、１
本の副台選択線により同時に開くメモリセルの数が少な
くなることによシ低消費電力化が達成される。この場合
、チップ面積は、削性デコーダ回路が小さいので、はと
んど増大させずに済む。
第５図は第４図の実施例が適用されるＣ−ＭＯＳスタテ
ィックＲＡＭの行デコーダ回ｉＭＤと削性デコーダ回路
Ｓ Ｄ、〜ＳＤＫと、各メモリセルＭ１゜嶋・・との構
成を示す図であり、第４図と対応する部分には同一の符
号が付される。第５図において、ＡＩ ＋ Ａ２・・
Ｍはアドレス信号であり、ＢＩＩ Ｂ２・・ＢＫはブ
ロック選択信号である。なお、上述の実施例では行デコ
ーダ回路について説明したが、列デコーダ回路にも同様
に適用できるものである。
ィックＲＡＭの行デコーダ回ｉＭＤと削性デコーダ回路
Ｓ Ｄ、〜ＳＤＫと、各メモリセルＭ１゜嶋・・との構
成を示す図であり、第４図と対応する部分には同一の符
号が付される。第５図において、ＡＩ ＋ Ａ２・・
Ｍはアドレス信号であり、ＢＩＩ Ｂ２・・ＢＫはブ
ロック選択信号である。なお、上述の実施例では行デコ
ーダ回路について説明したが、列デコーダ回路にも同様
に適用できるものである。
く効果〉
以上のように、本発明によればアドレス信号が入力され
る主デコーダ回路と、メモリマトリックスをブロック分
割する複数の副デコーダ回路とを有し、主デコーダ回路
と各副デコーダ回路とを金属等よりなる選択線で、また
各ぶ１テコ一ダ回路とこの副デコーダ回路に対応するブ
ロックに属するメモリセルとをポリシリコン等よりなる
選択線で、それぞれ連結したので、副デコーダ回路とそ
れに対応するメモリセルとは短かい選択線で連結するこ
とにより各ブロックに属するメモリセルへの選択信号は
短かい伝播信号で伝播され、かつこの選択信号で同時に
開くメモリセルの数が少ないのでこのことによる電力消
費も僅かで済む。この場合、構成が小さい副デコーダ回
路を設けているので、チップ面積がほとんど増加するこ
とがない。
る主デコーダ回路と、メモリマトリックスをブロック分
割する複数の副デコーダ回路とを有し、主デコーダ回路
と各副デコーダ回路とを金属等よりなる選択線で、また
各ぶ１テコ一ダ回路とこの副デコーダ回路に対応するブ
ロックに属するメモリセルとをポリシリコン等よりなる
選択線で、それぞれ連結したので、副デコーダ回路とそ
れに対応するメモリセルとは短かい選択線で連結するこ
とにより各ブロックに属するメモリセルへの選択信号は
短かい伝播信号で伝播され、かつこの選択信号で同時に
開くメモリセルの数が少ないのでこのことによる電力消
費も僅かで済む。この場合、構成が小さい副デコーダ回
路を設けているので、チップ面積がほとんど増加するこ
とがない。
第１図〜第３図はそれぞれ各従来例の構成を示す図、第
４図、第５図は本発明の実施例を示し、第４図は半導体
メモリアンイのレイアウトを示す平面図、第５図は第４
図の具体的な構成図である。 Ｍ４・・半導体メモリアレイ、ＭＤ・・主行デコーダ回
路、Ｓ Ｄ、〜ＳＤＫ・・削性デコーダ回路、ＭＰＬ・
・主選択線、Ｓ Ｐ Ｌ、〜Ｓ Ｐ ＬＫ・・副選択線
、ＢＬ、、Ｂ株・・ブロック。 特許出願人 シャープ株式会社 代 理 人 弁理士岡田和秀 第１図 第２図 第３１で 第４図 特許庁長官 殿 １．事件の表示 昭和５８年 特 許 該第５４６９２号２゛発明０名称
半、体ｊ工９ア２イ ３、補正をする者 事件との関係 特許出願人 住 所大阪市阿倍野区長池町２２番２２号氏 名（名称
） （５０４）シャープ株式会社（１） 明細書の
第４頁第１６〜第１７行目に「Ｋ十１」とあるのをｒＫ
Ｊに補正します。 （２） 明細書の第６頁第７行目の「選択信号である
。なお」とあるのを「選択信号である。第４図に示すよ
うに副台デコーダ回路Ｓ Ｄｌ□ Ｓ Ｄ （、か各メ
モリブロックＢ１〜ＢＫの中央に配置されているため、
各ブロックに属するメモリセルは２群に分けられ、剛性
選択線に接続される。Ｊ＋：捕正します。 （３）図面中、第６図、第４図および第５図を別紙のと
おりに補正します。 以 上
４図、第５図は本発明の実施例を示し、第４図は半導体
メモリアンイのレイアウトを示す平面図、第５図は第４
図の具体的な構成図である。 Ｍ４・・半導体メモリアレイ、ＭＤ・・主行デコーダ回
路、Ｓ Ｄ、〜ＳＤＫ・・削性デコーダ回路、ＭＰＬ・
・主選択線、Ｓ Ｐ Ｌ、〜Ｓ Ｐ ＬＫ・・副選択線
、ＢＬ、、Ｂ株・・ブロック。 特許出願人 シャープ株式会社 代 理 人 弁理士岡田和秀 第１図 第２図 第３１で 第４図 特許庁長官 殿 １．事件の表示 昭和５８年 特 許 該第５４６９２号２゛発明０名称
半、体ｊ工９ア２イ ３、補正をする者 事件との関係 特許出願人 住 所大阪市阿倍野区長池町２２番２２号氏 名（名称
） （５０４）シャープ株式会社（１） 明細書の
第４頁第１６〜第１７行目に「Ｋ十１」とあるのをｒＫ
Ｊに補正します。 （２） 明細書の第６頁第７行目の「選択信号である
。なお」とあるのを「選択信号である。第４図に示すよ
うに副台デコーダ回路Ｓ Ｄｌ□ Ｓ Ｄ （、か各メ
モリブロックＢ１〜ＢＫの中央に配置されているため、
各ブロックに属するメモリセルは２群に分けられ、剛性
選択線に接続される。Ｊ＋：捕正します。 （３）図面中、第６図、第４図および第５図を別紙のと
おりに補正します。 以 上
Claims (1)
- （１） アドレス信号が入力される主デコーダ回路と
、メモリマトリックスをブロック分割する複数の副デコ
ーダ回路とを有し、主デコーダ回路と各副デコーダ回路
とを金属等上り々る主選択線で、また各副デコーダ回路
とこの副デコーダ回路に対応するブロックに属するメモ
リセル七をポリシリコン等よりなる副選択線で、それぞ
れ連結してなる半導体メモリアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054692A JPS59181053A (ja) | 1983-03-30 | 1983-03-30 | 半導体メモリアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054692A JPS59181053A (ja) | 1983-03-30 | 1983-03-30 | 半導体メモリアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181053A true JPS59181053A (ja) | 1984-10-15 |
Family
ID=12977845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58054692A Pending JPS59181053A (ja) | 1983-03-30 | 1983-03-30 | 半導体メモリアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02158995A (ja) * | 1988-12-09 | 1990-06-19 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1983
- 1983-03-30 JP JP58054692A patent/JPS59181053A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02158995A (ja) * | 1988-12-09 | 1990-06-19 | Mitsubishi Electric Corp | 半導体メモリ装置 |
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