JPH02158995A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に半導体メモリ装置に関し、特に、動
作速度が改善された分割ワード線方式の半導体メモリ装
置に関する。

［従来の技術］ 半導体メモリ装置のアクセスタイムの短縮および消費電
流の低減のために、分割ワード線方式が用いられている
。分割ワード線方式では、メモリセルに接続されている
ワード線とは別に、複数のメモリアレイブロックにわた
って設けられた前置ワード線が設けられている。メモリ
アレイブロックを選択するためのブロック選択信号と前
置ワード線信号の論理積をとることにより、メモリアレ
イブロックごとにワード線を選択することができる。し
たがって、１回のアクセスで選択されるメモリセルの数
が減少でき、半導体メモリ装置の高速化および低消費電
力化を図ることができる。

一般に、ワード線にはトランジスタのゲートと同じポリ
シリコンが使用され、前置ワード線はビット線と異なる
層に設けられたアルミ配線が用いられる。したがって、
ビット線と前置ワード線との間で浮遊容量が存在する。

浮遊容量が存在するので、動作上の悪影響を防ぐための
対策が必要となる。

第３図は、従来の分割ワード線方式を利用したダイナミ
ックランダムアクセスメモリ（以下ＤＲＡＭという）の
−例を示す回路図である。第３図を参照して、このＤＲ
ＡＭは、２つのメモリアレイブロック１および２と、メ
モリアレイブロック１および２にわたって設けられた前
置ワード線ＲＧＳＬと、前置ワード線ＲＧＳＬに接続さ
れたロウデコーダ３とを含む。ロウデコーダ３は、ＮＡ
ＮＤ回路およびインバータにより構成される。

たとえばメモリアレイブロック１には、１本の前置ワー
ド線ＲＧＳＬに対して、メモリセルＭが接続された１本
のワード線ＷＬＯが設けられる。

前置ワード線ＲＧＳＬとワード線ＷＬＯとの間にＮＭＯ
３）ランジスタ］１か接続され、ワード線ＷＬＯと接地
との間にＮＭＯＳトランジスタ１２が接続される。トラ
ンジスタ１１および１２のゲートはそれぞれブロック選
択信号’Ｂ　ＯおよびＢＯを受けるように接続される。

一方、メモリアレイブロック２も同様の回路構成を有し
、ブロック選択信号としてＢ１およびＢｌが与えられる
。

動作において、ロウデコーダ３は、Ｘアドレス信号ＸＯ
ないしＸｎに応答して、２°本の前置ワード線のうち１
本の前置ワード線ＲＧＳＬのみを選択的に高レベルにも
たらす。したがって、メモリアレイブロック１のワード
線ＷＬＯが選択されるとき、高レベルのブロック選択信
号ＢＯが与えられ、トランジスタ１１がこの信号ＢＯに
応答してオンする。その結果、ワード線ＷＬＯが高レベ
ルにもたらされ、メモリセルＭに対してアクセスがなさ
れる。

第４図は、従来の分割ワード線方式を利用したＤＲＡＭ
の他の例を示す回路図である。第４図を参照して、この
ＤＲＡＭでは、１本の前置ワード線ＲＧＳＬに対して２
本のワード線が設けられている。たとえばメモリアレイ
ブロック１では、ワード線ＷＬＯＯおよびＷＬＯＩが設
けられ、これらを選択的に活性化するためのＮＡＮＤゲ
ート１３およびインバータ１４が接続されている。ＮＡ
ＮＤゲート１３は、一方入力が前置ワード線ＲＧＳＬに
接続され、他方入力がブロック選択信号ＢＯおよびＸア
ドレス信号ＸＯまたはｒ百の論理積の信号を受けるよう
に接続される。一方、メモリアレイブロック２も同様の
回路構成を持つ。

動作において、たとえばメモリアレイブロック１中のワ
ード線ＷＬＯＯが活性化されるとき、高レベルの論理積
信号ＢＯＸＯが与えられる。その結果、ワード線ＷＬＯ
Ｏのみが選択的に高レベルにもたらされる。

［発明が解決しようとする課題］ 第３図に示されたＤＲＡＭでは、１本の前置ワード線Ｒ
ＧＳＬと１本のビット線１０との間に生じる寄生容量を
Ｃとすると、寄生容量の総和が（ワード線総数）ＸＣと
なり、かなり大きな値となる。また、前置ワード線とワ
ード線との間をＮＭＯＳトランジスタのみによって接続
しているので、高レベルのときのワード線の電圧レベル
が電源電圧のレベルよりもトランジスタのしきい電圧骨
だけ減少され、その結果、メモリセルの駆動能力が低下
される。さらに、ＮＭＯＳトランジスタを介してワード
線を高レベルにもたらすので、トランジスタのドレイン
の電圧レベルの上昇に伴すいトランジスタ（たとえば１
１）がオフ状態にもたらされる。その結果、ワード線の
電圧レベルが、上昇する速度がＰＭＯＳトランジスタを
用いた場合よりも遅くなる。

第４図に示されたＤＲＡＭでは、１本の前置ワ−ド線に
対し２本のワード線が設けられているので、前置ワード
線とビット線との間に生じる寄生容量の総和が（ワード
線総数）ＸＣＸＩ／２となり減少される。また、ワード
線の電圧レベルも電源電圧レベルまで上昇するので、上
記のような遅延は少ないが、ＮＡＮＤゲート１３および
インバータ１４により遅延が引き起こされ、高速動作を
妨げる。

この発明は、上記のような課題を解決するためになされ
たもので、分割ワード線方式を利用した半導体メモリ装
置において、分割ワード線の活性化を高速に行なうこと
を目的とする。

［課題を解決するための手段］ この発明にかかる半導体メモリ装置は、少くととも２つ
のメモリアレイブロックにわたって設けられた複数の前
置ワード線手段を含み、各々のメモリアレイブロックに
おいて、前置ワード線手段の各々に対応して設けられた
少なくとも２つの分割ワード線手段と、前置ワード線手
段の各々と分割ワード線手段の各々との間にそれぞれ接
続された少なくとも２つのトランスミッションゲート手
段とを含む。トランスミッションゲート手段は、或る導
電型式の電界効果素子と逆の導電型式の電界効果素子と
の並列接続によって構成される。分割ワード線手段は、
トランスミッションゲート手段を介して分割ワード線手
段を活性化するための活性化信号を受けるように接続さ
れる。また、トランスミッションゲート手段を構成する
２つの電界効果素子の制御電極は、分割ワード線手段を
選択するための選択信号を受けるように接続される。

さらに、駆動信号または選択信号のいずれかが前置ワー
ド線手段を介してトランスミツ・ジョンゲートに与えら
れる。

［作用］ この発明における半導体メモリ装置では、前置ワード線
手段と分割ワード線手段との間にトランスミッションゲ
ート手段が設けられ、分割ワード線手段を活性化するた
めの活性化信号はトランスミッションゲート手段を介し
て分割ワード線手段に与えられるので、活性化信号の電
圧レベルのロスを防ぐことかできる。これに加えて、前
置ワード線手段の各々に対応して２以上の分割ワード線
手段が設けられているので、前置ワード線手段の数を減
じることができ、前置ワード線手段に付随する寄生容量
の総和を減じることができる。以上の結果、分割ワード
線手段の活性化が高速に行なわれる。

［発明の実施例］ 第１図は、この発明の一実施例を示す分割ワード線方式
を利用したＤＲＡＭの回路図である。第１図を参照して
、このＤＲＡＭは、２つのメモリアレイブロック１およ
び２と、メモリアレイブロック１および２にわたって設
けられた前置ワード線ＲＧＳＬと、前置ワード線ＲＧＳ
Ｌに接続されたロウデコーダ３とを含む。たとえば、メ
モリアレイブロック１において１本の前置ワード線ＲＧ
ＳＬに対して、メモリセルＭに接続された２本のワード
線ＷＬＯＯおよびＷＬＯＩとが設けられる。

前置ワード線ＲＧＳＬとワード線ＷＬＯＯとがトランス
ミッションゲート１５を介して接続される。

トランスミッンヨンゲート１５は、ＰＭＯＳトランジス
タおよびＮＭＯＳトランジスタの並列接続により構成さ
れる。トランスミッションゲート１５を構成する２つの
トランジスタのゲートが信号ＢＯＸＯおよびＢＯＸＯを
受けるように接続される。ワード線ＷＬＯＯと接地との
間にＮＭＯＳトランジスタ１６が接続される。トランジ
スタ１６のゲートは信号ＢＯＸＯを受けるように接続さ
れる。

同様にして、ワード線ＷＬＯＩについても、トランスミ
ッションゲート１７が前置ワード線ＲＧＳＬとワード線
ＷＬＯＩとの間に接続され、また、ＮＭＯ３Ｉ−ランジ
スタ１８がワード線ＷＬＯＩと接地との間に接続される
。トランスミッションゲート１７を構成する２つのトラ
ンジスタのゲートが信号ＢＯＸＯおよびＢＯＸＯを受け
るように接続され、トランジスタ１８のゲートが信号Ｂ
ＯＸＯを受けるように接続される。なお、メモリアレイ
ブロック２についても、同様の回路構成がなされている
。

動作において、たとえばワード線ＷＬＯＯが活性化され
るとき、前置ワード線ＲＧＳＬがロウデコーダ３により
高レベルにもたらされる。高レベルの信号ＢＯＸＯおよ
び低レベルの信号ＢＯＸＯが与えられ、トランスミッシ
ョンゲート１５はオンする。したがって、ワード線ＷＬ
００がトランスミッションゲート１５を介して前置ワー
ド線ＲＧＳＬからの電圧により高レベルにもたらされる
。

前置ワード線ＲＧＳＬとワード線ＷＬＯＯとの間かトラ
ンスミツシコンゲート１５により接続されるので、前置
ワード線信号の電圧レベルがロスを生じることなくワー
ド線ＷＬＯＯに与えられる。

したがって、メモリセルの駆動能力を十分引き出すこと
ができる。また、ワード線ＷＬＯＯの電圧が高レベルに
上昇する速度も遅くなることはない。

また、１本の前置ワード線ＲＧＳＬに対して、２本のワ
ード線ＷＬＯＯおよびＷＬＯＩが設けられているので、
前置ワード線ＲＧＳＬとビット線１０との間に生じる寄
生容量の総和が（ワード線総数）ＸＣＸ１／２となり、
寄生容量による悪影響を防ぐこともできる。

第２図は、この発明の別の実施例を示す分割ワード線方
式を利用したＤＲＡＭの回路図である。

第２図を参照して、第１図に示されたＤＲＡＭと比較し
て異なる点は、ワード線を活性化するだめの電圧がブロ
ック選択信号ＢＯとＸアドレス信号ＸＯまたはＸＯの論
理積の信号によって供給され、また、前置ワード線信号
がトランジスタのスイッチング制御のために使用される
ことである。すなわち、たとえばメモリアレイブロック
１において、ワード線ＷＬＯＯがトランスミッションゲ
ート１５を介して信号ＢＯＸＯを受けるように接続され
る。トランスミッションゲート１５を構成するトランジ
スタのゲートが前置ワード線信号およびインバータ１０
によって反転された信号を受けるように接続される。ま
た、ワード線ＷＬＯＯと接地との間に接続されたＮＭＯ
Ｓｌ−ランジスタ１６のゲートが前置ワード線ＲＧＳＬ
に接続される。

動作において、ワード線ＷＬＯＯが活性化されるとき、
トランスミッションゲート１５を介して与えられる高レ
ベルの論理積信号ＢＯＸＯの電圧により、ワード線ＷＬ
ＯＯが高レベルにもたらされる。第１図に示されたＤＲ
ＡＭの場合と同様に、信号ＢＯＸＯの電圧レベルがワー
ド線ＷＬＯＯに与えられることになり、同様の効果が得
られる。

［発明の効果］ 以上のように、この発明によれば、分割ワード線手段を
活性化するための活性化信号がトランスミッションゲー
ト手段を介して分割ワード線手段に与えられるので、活
性化信号の電圧レベルが減少されることなく、したがっ
て分割ワード線手段の活性化が高速に行なわれる。また
、１つの前置ワード線手段に対して２以上の分割ワード
線手段が設けられているので、前置ワード線手段に付随
する浮遊容量も大幅に減少される。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す分割ワード線方式
を利用したＤＲＡＭの回路図である。第２図は、この発
明の別の実施例を示す分割ワード線方式を利用したＤＲ
ＡＭの回路図である。第３図は、従来の分割ワード線方
式を利用したＤＲＡＭの一例を示す回路図である。第４
図は、従来の分割ワード線方式を利用したＤＲＡＭの別
の例を示す回路図である。 図において、１，２はメモリアレイブロック、３はロウ
デコーダ、１０はビット線、Ｍはメモリセル、ＲＧＳＬ
は前置ワード線、ＷＬＯＯないしＷＬＩＩはワード線で
ある。

Claims (1)

1. 【特許請求の範囲】 少なくとも２つのメモリアレイブロックにわたって設け
   られた複数の前置ワード線手段を含み、各々の前記メモ
   リアレイブロックにおいて、前記前置ワード線手段の各
   々に対応して設けられた少なくとも２つの分割ワード線
   手段と、前記前置ワード線手段の各々と前記分割ワード
   線手段の各々との間にそれぞれ接続された少なくとも２
   つのトランスミッションゲート手段とを含み、 前記トランスミッションゲート手段は、制御電極を有す
   る或る導電型式の電界効果素子と制御電極を有する逆の
   導電型式の電界効果素子との並列接続によって構成され
   、 前記分割ワード線手段は、前記トランスミッションゲー
   ト手段を介して前記分割ワード線手段を活性化するため
   の活性化信号を受けるように接続され、 前記トランスミッションゲート手段を構成する２つの前
   記電界効果素子の制御電極は、前記分割ワード線を選択
   するための選択信号を受けるように接続され、 前記駆動信号または前記選択信号のいずれかが前記前置
   ワード線手段を介して前記トランスミッションゲート手
   段に与えられる、半導体メモリ装置。