JPH0599994A - テスト信号発生回路 - Google Patents
テスト信号発生回路Info
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- JPH0599994A JPH0599994A JP3259983A JP25998391A JPH0599994A JP H0599994 A JPH0599994 A JP H0599994A JP 3259983 A JP3259983 A JP 3259983A JP 25998391 A JP25998391 A JP 25998391A JP H0599994 A JPH0599994 A JP H0599994A
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Abstract
(57)【要約】
【目的】 半導体集積回路の通常動作時に、ノイズによ
る誤動作を排除することのできるテスト信号発生回路を
実現する。 【構成】 本発明のテスト信号発生回路において、微分
回路１においては、電源端子５１に電源電圧ＶDD1 が印
加されることにより“Ｈ”レベルの信号１０１が出力さ
れ、当該電源電圧ＶDD1 が投入されたことが検出される
とともに、ラッチ回路６においては、微分回路１より出
力される“Ｈ”レベルの信号１０１を受けて、電源端子
５２より供給されている電源電圧ＶDD2 が、トランスフ
ァゲート８を介してラッチされるように構成される。
る誤動作を排除することのできるテスト信号発生回路を
実現する。 【構成】 本発明のテスト信号発生回路において、微分
回路１においては、電源端子５１に電源電圧ＶDD1 が印
加されることにより“Ｈ”レベルの信号１０１が出力さ
れ、当該電源電圧ＶDD1 が投入されたことが検出される
とともに、ラッチ回路６においては、微分回路１より出
力される“Ｈ”レベルの信号１０１を受けて、電源端子
５２より供給されている電源電圧ＶDD2 が、トランスフ
ァゲート８を介してラッチされるように構成される。
Description
【０００１】
【産業上の利用分野】本発明はテスト信号発生回路に関
し、特に、半導体集積回路において用いられるテスト信
号発生回路に関する。
し、特に、半導体集積回路において用いられるテスト信
号発生回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路のテスト回路は、
一例として図４に示されるように、ソースとゲートが高
圧入力端子５３に接続されるＮチャネルＭＯＳトランジ
スタ１２と、ソースがＮチャネルＭＯＳトランジスタ１
２のドレインに接続され、ゲートが電源端子５４に接続
されるＰチャネルＭＯＳトランジスタ１３と、ドレイン
がＰチャネルＭＯＳトランジスタ１３のドレインに接続
され、ゲートが電源端子５４に接続されるとともに、ソ
ースが接地点に接続されるＮチャネルＭＯＳトランジス
タ１４により構成される高電圧検出回路が用いられてい
る。
一例として図４に示されるように、ソースとゲートが高
圧入力端子５３に接続されるＮチャネルＭＯＳトランジ
スタ１２と、ソースがＮチャネルＭＯＳトランジスタ１
２のドレインに接続され、ゲートが電源端子５４に接続
されるＰチャネルＭＯＳトランジスタ１３と、ドレイン
がＰチャネルＭＯＳトランジスタ１３のドレインに接続
され、ゲートが電源端子５４に接続されるとともに、ソ
ースが接地点に接続されるＮチャネルＭＯＳトランジス
タ１４により構成される高電圧検出回路が用いられてい
る。
【０００３】図４において、電源端子５４に電源電圧を
供給し、高圧入力端子５３の入力電圧Ｖi として高電圧
ＶH が入力されると、節点Ｂにおけるテスト信号のレベ
ルは“Ｈ”レベルとなり、テスト・モードに設定され
る。また、高電圧入力端子５３に、通常の接地電位から
電源電圧ＶDDに至るまでの電位が入力されると、節点Ｂ
におけるテスト信号は“Ｌ”レベルとなり、通常の動作
モードが設定される。図５には、通常の動作モードおよ
びテスト・モードに対応する入力電圧Ｖi のレベルが示
されている。
供給し、高圧入力端子５３の入力電圧Ｖi として高電圧
ＶH が入力されると、節点Ｂにおけるテスト信号のレベ
ルは“Ｈ”レベルとなり、テスト・モードに設定され
る。また、高電圧入力端子５３に、通常の接地電位から
電源電圧ＶDDに至るまでの電位が入力されると、節点Ｂ
におけるテスト信号は“Ｌ”レベルとなり、通常の動作
モードが設定される。図５には、通常の動作モードおよ
びテスト・モードに対応する入力電圧Ｖi のレベルが示
されている。
【０００４】ここで、節点Ｂにおけるテスト信号のレベ
ルが“Ｈ”レベルである状態においては、高電圧入力端
子５３に入力される電圧が高電圧ＶH である時、Ｎチャ
ネルＭＯＳトランジスタ１２のしきい値電圧をＶTNと
し、節点Ａの電位をＶA とすると、節点Ａにおける電位
ＶA が、ＶA ＜ＶH −ＶTNを満足する時、ＮチャネルＭ
ＯＳトランジスタ１２がオン状態となり、また、Ｐチャ
ネルＭＯＳトランジスタ１３のしきい値電圧をＶTPとす
ると、節点Ａの電位が、ＶDD−┃ＶTP┃＜ＶA の関係を
満足した時に、ＰチャネルＭＯＳトランジスタ１３はオ
ン状態となる。この場合、節点Ｂの電位はＰチャネルＭ
ＯＳトランジスタ１３とＮチャネルＭＯＳトランジスタ
１４のオン抵抗比により決定される。このオン抵抗比の
値は、節点Ｂの“Ｈ”レベルの出力を次段の論理回路に
おいて認識できる値に設定されている。
ルが“Ｈ”レベルである状態においては、高電圧入力端
子５３に入力される電圧が高電圧ＶH である時、Ｎチャ
ネルＭＯＳトランジスタ１２のしきい値電圧をＶTNと
し、節点Ａの電位をＶA とすると、節点Ａにおける電位
ＶA が、ＶA ＜ＶH −ＶTNを満足する時、ＮチャネルＭ
ＯＳトランジスタ１２がオン状態となり、また、Ｐチャ
ネルＭＯＳトランジスタ１３のしきい値電圧をＶTPとす
ると、節点Ａの電位が、ＶDD−┃ＶTP┃＜ＶA の関係を
満足した時に、ＰチャネルＭＯＳトランジスタ１３はオ
ン状態となる。この場合、節点Ｂの電位はＰチャネルＭ
ＯＳトランジスタ１３とＮチャネルＭＯＳトランジスタ
１４のオン抵抗比により決定される。このオン抵抗比の
値は、節点Ｂの“Ｈ”レベルの出力を次段の論理回路に
おいて認識できる値に設定されている。
【０００５】なお、図４に示される高電圧検出回路の出
力側に、ラッチ回路を縦続接続する形で接続し、各ラッ
チ回路に、個々のテスト機能に対応する入力端子を設け
ることにより、一つの高電圧入力端子により、多数のテ
スト信号を発生するテスト信号発生回路も用いられてい
る。
力側に、ラッチ回路を縦続接続する形で接続し、各ラッ
チ回路に、個々のテスト機能に対応する入力端子を設け
ることにより、一つの高電圧入力端子により、多数のテ
スト信号を発生するテスト信号発生回路も用いられてい
る。
【０００６】
【発明が解決しようとする課題】上述した従来のテスト
信号発生回路においては、図４に示されるように、高電
圧検出回路の高電圧入力端子５３に入力される電圧を高
電圧ＶH とし、節点Ｂにおけるテスト信号のレベルを切
替えている。
信号発生回路においては、図４に示されるように、高電
圧検出回路の高電圧入力端子５３に入力される電圧を高
電圧ＶH とし、節点Ｂにおけるテスト信号のレベルを切
替えている。
【０００７】この場合に、高電圧ＶH のレベルは、ＭＯ
Ｓトランジスタのしきい値電圧に依存している。このし
きい値電圧は、一般に半導体集積回路の拡散条件により
バラツキがあり、一定された数値ではない。従って、こ
のバラツキによっては、高電圧ＶH と電源電圧ＶDDのマ
ージンが少なくなり、仮に高電圧入力端子５３より、高
電圧ＶH 以上の高電圧ノイズが入力されると、通常の動
作モードがテスト・モードに切替わってしまい、通常の
動作モード中にテスト・モードが介入して、半導体集積
回路における正常動作が阻害されるという欠点がある。
Ｓトランジスタのしきい値電圧に依存している。このし
きい値電圧は、一般に半導体集積回路の拡散条件により
バラツキがあり、一定された数値ではない。従って、こ
のバラツキによっては、高電圧ＶH と電源電圧ＶDDのマ
ージンが少なくなり、仮に高電圧入力端子５３より、高
電圧ＶH 以上の高電圧ノイズが入力されると、通常の動
作モードがテスト・モードに切替わってしまい、通常の
動作モード中にテスト・モードが介入して、半導体集積
回路における正常動作が阻害されるという欠点がある。
【０００８】
【課題を解決するための手段】本発明のテスト信号発生
回路は、半導体集積回路の試験用として適用されるテス
ト信号発生回路において、少なくとも、第１の電源電圧
印加の立上りを検出して、当該電源電圧印加を示す電源
投入信号を出力する微分回路と、前記電源投入信号を受
けて、第２の電源電圧をラッチするラッチ回路と、を備
えて構成される。
回路は、半導体集積回路の試験用として適用されるテス
ト信号発生回路において、少なくとも、第１の電源電圧
印加の立上りを検出して、当該電源電圧印加を示す電源
投入信号を出力する微分回路と、前記電源投入信号を受
けて、第２の電源電圧をラッチするラッチ回路と、を備
えて構成される。
【０００９】なお、前記微分回路は、前記第１の電源電
圧と接地電位間に直列接続される容量および抵抗と、前
記容量と抵抗との接続点に縦続接続される２個のインバ
ータとを備えて形成され、前記ラッチ回路は、前記電源
投入信号によりオン・オフを制御され、前記第２の電源
電圧の受け入れに関与する第１のトランスファゲート
と、前記電源投入信号を反転させて出力する第１のイン
バータと、前記第１のトランスファゲートの出力を反転
させて出力する第２のインバータと、前記第２のインバ
ータの出力を反転させて出力する第３のインバータと、
前記第１のインバータの出力によりオン・オフを制御さ
れ、前記第３のインバータの出力を前記第２のインバー
タの入力側に伝達するか否かを制御する第２のトランス
ファゲートと、を備えて形成されてもよい。
圧と接地電位間に直列接続される容量および抵抗と、前
記容量と抵抗との接続点に縦続接続される２個のインバ
ータとを備えて形成され、前記ラッチ回路は、前記電源
投入信号によりオン・オフを制御され、前記第２の電源
電圧の受け入れに関与する第１のトランスファゲート
と、前記電源投入信号を反転させて出力する第１のイン
バータと、前記第１のトランスファゲートの出力を反転
させて出力する第２のインバータと、前記第２のインバ
ータの出力を反転させて出力する第３のインバータと、
前記第１のインバータの出力によりオン・オフを制御さ
れ、前記第３のインバータの出力を前記第２のインバー
タの入力側に伝達するか否かを制御する第２のトランス
ファゲートと、を備えて形成されてもよい。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、容量２、
抵抗３、インバータ４および５を含む微分回路１と、イ
ンバータ７、１０および１１、トランスファゲート８お
よび９を含むラッチ回路６とを備えて構成される。ま
た、図２（ａ）、（ｂ）、（ｃ）および（ｄ）に示され
るのは、本実施例におけるテスト・モード時の動作信号
を示すタイミング図であり、図３（ａ）、（ｂ）および
（ｃ）に示されるのは、通常動作時における動作信号を
示すタイミング図である。
である。図１に示されるように、本実施例は、容量２、
抵抗３、インバータ４および５を含む微分回路１と、イ
ンバータ７、１０および１１、トランスファゲート８お
よび９を含むラッチ回路６とを備えて構成される。ま
た、図２（ａ）、（ｂ）、（ｃ）および（ｄ）に示され
るのは、本実施例におけるテスト・モード時の動作信号
を示すタイミング図であり、図３（ａ）、（ｂ）および
（ｃ）に示されるのは、通常動作時における動作信号を
示すタイミング図である。
【００１２】図１において、微分回路１においては、電
源端子５１に電源電圧ＶDD1 （図２（ａ）参照）が印加
されることにより“Ｈ”レベルの信号１０１（図２
（ａ）参照）が出力され、当該電源電圧ＶDD1 が投入さ
れたことが検出されるとともに、ラッチ回路６において
は、微分回路１より出力される“Ｈ”レベルの信号１０
１を受けて、電源端子５２より供給されている電源電圧
ＶDD2 が、トランスファゲート８を介してラッチされる
ように構成されている。
源端子５１に電源電圧ＶDD1 （図２（ａ）参照）が印加
されることにより“Ｈ”レベルの信号１０１（図２
（ａ）参照）が出力され、当該電源電圧ＶDD1 が投入さ
れたことが検出されるとともに、ラッチ回路６において
は、微分回路１より出力される“Ｈ”レベルの信号１０
１を受けて、電源端子５２より供給されている電源電圧
ＶDD2 が、トランスファゲート８を介してラッチされる
ように構成されている。
【００１３】テスト・モード時においては、先ず、電源
端子５１より電源電圧ＶDD1 （図２（ａ）参照）を印加
してから、時間Ｔ1 経過後において電源端子５２より電
源電圧ＶDD2 （図２（ｂ）参照）が投入される。電源電
圧ＶDD1 の投入により発生する微分回路１の出力信号１
０１（図２（ｃ）参照）は、図２（ｃ）に示される時間
Ｔ2 の期間中、トランスファゲート８とインバータ７の
論理しきい値を越える“Ｈ”レベルの状態にある。ま
た、この時間Ｔ2 の期間中においては、トランスファゲ
ート８はオン状態にあり、電源電圧ＶDD2 に対応する接
地レベルがインバータ１１に入力されると、テスト信号
１０２（図２（ｄ）参照）は“Ｈ”レベルとなり、次段
の論理回路において、当該テスト信号が“Ｈ”レベルで
あるものと認識される。このテスト信号１０２の“Ｈ”
レベルの状態は、図２（ｃ）における時間Ｔ3 の期間中
保持されている。
端子５１より電源電圧ＶDD1 （図２（ａ）参照）を印加
してから、時間Ｔ1 経過後において電源端子５２より電
源電圧ＶDD2 （図２（ｂ）参照）が投入される。電源電
圧ＶDD1 の投入により発生する微分回路１の出力信号１
０１（図２（ｃ）参照）は、図２（ｃ）に示される時間
Ｔ2 の期間中、トランスファゲート８とインバータ７の
論理しきい値を越える“Ｈ”レベルの状態にある。ま
た、この時間Ｔ2 の期間中においては、トランスファゲ
ート８はオン状態にあり、電源電圧ＶDD2 に対応する接
地レベルがインバータ１１に入力されると、テスト信号
１０２（図２（ｄ）参照）は“Ｈ”レベルとなり、次段
の論理回路において、当該テスト信号が“Ｈ”レベルで
あるものと認識される。このテスト信号１０２の“Ｈ”
レベルの状態は、図２（ｃ）における時間Ｔ3 の期間中
保持されている。
【００１４】次に、通常の動作モード時においては、電
源端子５１および５２を短絡状態とし、それぞれ電源電
圧ＶDD1 （図３（ａ）参照）およびＶDD2 （図３（ｂ）
参照）が同時に印加される。電源電圧ＶDD1 の投入によ
り発生する微分回路１の出力信号１０１（図３（ｃ）参
照）が“Ｈ”レベルの期間（Ｔ4 ）内において、電源電
圧ＶDD2の電圧レベルがインバータ１１に入力される
と、テスト信号１０２は“Ｌ”レベルとなり、次段の論
理回路においては、当該テスト信号１０２が“Ｌ”レベ
ルであるものと認識される。このテスト信号１０２の
“Ｌ”レベルの状態は、図３（ｃ）における時間Ｔ5 の
期間中保持されている。
源端子５１および５２を短絡状態とし、それぞれ電源電
圧ＶDD1 （図３（ａ）参照）およびＶDD2 （図３（ｂ）
参照）が同時に印加される。電源電圧ＶDD1 の投入によ
り発生する微分回路１の出力信号１０１（図３（ｃ）参
照）が“Ｈ”レベルの期間（Ｔ4 ）内において、電源電
圧ＶDD2の電圧レベルがインバータ１１に入力される
と、テスト信号１０２は“Ｌ”レベルとなり、次段の論
理回路においては、当該テスト信号１０２が“Ｌ”レベ
ルであるものと認識される。このテスト信号１０２の
“Ｌ”レベルの状態は、図３（ｃ）における時間Ｔ5 の
期間中保持されている。
【００１５】以上説明したように、電源電圧ＶDD1 およ
びＶDD2 を含む二つの電源電圧の立上り時間に差を持た
せることにより、所要のテスト信号が発生される。
びＶDD2 を含む二つの電源電圧の立上り時間に差を持た
せることにより、所要のテスト信号が発生される。
【００１６】
【発明の効果】以上説明したように、本発明は、複数の
電源電圧の立上り時間に時間差を設けることによって、
所定のテスト信号を生成することにより、入力端子にお
けるノイズにより、通常動作モードが阻害されるという
障害を排除することができるという効果がある。
電源電圧の立上り時間に時間差を設けることによって、
所定のテスト信号を生成することにより、入力端子にお
けるノイズにより、通常動作モードが阻害されるという
障害を排除することができるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本実施例のテスト・モード時における動作信号
のタイミング図である。
のタイミング図である。
【図３】本実施例の通常動作モード時における動作信号
のタイミング図である。
のタイミング図である。
【図４】従来例を示す回路図である。
【図５】従来例における動作モードと入力電圧との関係
を示す図である。
を示す図である。
１ 微分回路 ２ 容量 ３ 抵抗 ４、５、７、１０、１１ インバータ ６ ラッチ回路 ８、９ トランスファゲート １２、１４ ＮチャネルＭＯＳトランジスタ １３ ＰチャネルＭＯＳトランジスタ
Claims (2)
- 【請求項１】 半導体集積回路の試験用として適用され
るテスト信号発生回路において、少なくとも、 第１の電源電圧印加の立上りを検出して、当該電源電圧
印加を示す電源投入信号を出力する微分回路と、 前記電源投入信号を受けて、第２の電源電圧をラッチす
るラッチ回路と、 を備えることを特徴とするテスト信
号発生回路。 - 【請求項２】 前記微分回路が、前記第１の電源電圧と
接地電位間に直列接続される容量および抵抗と、前記容
量と抵抗との接続点に縦続接続される２個のインバータ
とを備えて形成され、前記ラッチ回路が、前記電源投入
信号によりオン・オフを制御され、前記第２の電源電圧
の受け入れに関与する第１のトランスファゲートと、前
記電源投入信号を反転させて出力する第１のインバータ
と、前記第１のトランスファゲートの出力を反転させて
出力する第２のインバータと、前記第２のインバータの
出力を反転させて出力する第３のインバータと、前記第
１のインバータの出力によりオン・オフを制御され、前
記第３のインバータの出力を前記第２のインバータの入
力側に伝達するか否かを制御する第２のトランスファゲ
ートと、を備えて形成される請求項１記載のテスト信号
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259983A JP2919130B2 (ja) | 1991-10-08 | 1991-10-08 | テスト信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259983A JP2919130B2 (ja) | 1991-10-08 | 1991-10-08 | テスト信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0599994A true JPH0599994A (ja) | 1993-04-23 |
| JP2919130B2 JP2919130B2 (ja) | 1999-07-12 |
Family
ID=17341654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3259983A Expired - Fee Related JP2919130B2 (ja) | 1991-10-08 | 1991-10-08 | テスト信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919130B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170069510A (ko) * | 2015-12-11 | 2017-06-21 | 에스케이하이닉스 주식회사 | 테스트 모드 설정회로 및 이를 포함하는 반도체 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01176964A (ja) * | 1988-01-07 | 1989-07-13 | Fujitsu Ltd | 集積回路装置の試験回路 |
-
1991
- 1991-10-08 JP JP3259983A patent/JP2919130B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01176964A (ja) * | 1988-01-07 | 1989-07-13 | Fujitsu Ltd | 集積回路装置の試験回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170069510A (ko) * | 2015-12-11 | 2017-06-21 | 에스케이하이닉스 주식회사 | 테스트 모드 설정회로 및 이를 포함하는 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2919130B2 (ja) | 1999-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990406 |
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