KR19990057745A - 반도체 메모리 장치의 테스트 모드 제어 회로 - Google Patents

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KR19990057745A
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김철수
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윤종용
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Abstract

본 발명은 반도체 메모리 장치의 테스트 모드 제어 회로에 관한 것으로서, 테스트 모드 진입 신호와 어드레스 신호에 응답하여 테스트 모드 인에이블 신호 및 노말 모드 인에이블 신호를 발생하는 동작 모드 제어부, 및 상기 테스트 모드 인에이블 신호와 상기 노말 모드 인에이블 신호 및 다른 어드레스 신호들에 응답하여 노말 모드 또는 테스트 모드를 설정하는 테스트 모드 인에이블부를 구비함으로써 다수개의 테스트 모드들을 동시에 또는 선택적으로 설정할 수 있다.

Description

반도체 메모리 장치의 테스트 모드 제어 회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 다수개의 테스트 모드들을 제어하는 테스트 모드 제어 회로에 관한 것이다.
통상적으로 반도체 메모리 장치의 테스트 모드는 반도체 메모리 장치의 제조업체에서 일반적으로 사용하는 모드는 아니다. 단지, 스펙(SPEC)에 기재되어있지 않으면서 순전히 제조업체의 테스트용으로만 사용하고자 할 때에 사용하는 모드로서 노말 동작에 영향을 주지않는 범위 내에서 모드를 구현하여야 하기 때문에 회로 구성에 있어서 상당한 어려움이 있다. 특히, 테스트하고자하는 모드의 수는 많으나 회로 구성상 어드레스 신호로서 모드를 구별하여 주는 경우에는 어드레스의 수가 부족하여 모드 셋업 타임(mode setup time)이나 회로의 구성이 복잡하게 된다.
지금까지 테스트 모드는 타이밍 셋(timing set)과 어드레스 신호 등을 이용하여 구현하는데, 이 때 사용되는 어드레스 신호는 어드레스(A7)가 논리 하이(logic high)이고 어드레스(A7)보다 상위 어드레스들, 예컨대 A8, A9만을 사용하여 여러 가지 테스트 모드를 구별하였다. 제덱(JEDEC;Joint Electrnoc Device Engineering Council)의 모드를 설정할 때는 어드레스(A7)는 로직 로우(logic low)로 하고 어드레스(A7)보다 하위 어드레스들을 적당한 조합을 한다.
반도체 메모리 장치의 집적도에 따라 어드레스의 수가 증감된다. 어드레스의 수가 적은 반도체 메모리 장치인 경우에는 어드레스(A7) 이상의 어드레스들의 수는 2∼3개인 경우가 많다. 그러나 점차적으로 많은 수의 여러 가지 테스트 모드들을 이용하여 불량품을 완벽하게 스크린(screen)하고자 하다보면 사용할 수 있는 여분의 어드레스는 한정적인데 테스트 모드가 많은 경우에 회로 구성상 테스트 모드를 동시에 설정하여야 할 경우가 있고, 이와는 달리 테스트 모드를 구별하여 테스트 모드 설정을 여러번 인가하여야하는 경우도 있다. 여러 가지 테스트 모드들을 동시에 또는 따로 따로 설정한다는 것은 매우 어렵다. 여러 가지 테스트 모드들을 동시에 설정하기 위한 종래의 테스트 모드 설정 방법이 도 1에 도시되어있다.
도 1을 참조하면, 종래의 테스트 모드 설정 방법에서는 테스트 모드 진입 신호(PTEST)가 인에이블(enable)될 때 설정하고자하는 테스트 모드들끼리 묶어야한다. 예컨대, 제1 그룹(101)에 일련의 테스트 모드들(TM1,TM2)을 할당하고, 제2 그룹(102)에 다른 일련의 테스트 모드들(TM3,TM4,TM5)을 할당하며, 제3 그룹(103)에 또 다른 일련의 테스트 모드들(TM6,TM7,TM8)을 할당한다. 따라서, 각 그룹에 할당된 테스트 모드들은 테스트 모드 진입 신호(PTEST)가 인에이블되는 하나의 테스트 모드 진입 타이밍에서 동시에 설정된다. 상기 제1 그룹(101)을 제어하는 신호는 테스트 모드 진입 신호(PTEST)와 어드레스(A7)이고, 상기 제2 그룹(102)을 제어하는 신호는 테스트 모드 진입 신호(PTEST)와 어드레스(A8)이며, 상기 제3 그룹(103)을 제어하는 신호는 테스트 모드 진입 신호(PTEST)와 어드레스(A9)이다. 만일 각 그룹에 할당된 테스트 모드들을 따로 따로 설정할 필요가 발생할 경우에는 종래의 테스트 모드 제어 방법으로는 도저히 불가능하다.
또한, 제1 그룹(101)과 제2 그룹(102)의 테스트 모드를 설정하고자할 때는 2번의 테스트 모드 진입 사이클이 진행되어야 한다. 즉, 테스트 모드 진입 신호(PTEST)를 인가하여 제1 그룹(101)을 설정한 후에 다시 테스트 모드 진입 신호(PTEST)를 인가하여 제2 그룹(102)을 설정하여야 한다. 이 때, 처음의 테스트 모드 진입 사이클에서 설정된 제1 그룹(101)이 두 번째 테스트 모드 진입 사이클에서 리셋(reset)되지않도록 제1 그룹(101)을 래취시키는 신호가 필요하게된다.
본 발명이 이루고자하는 기술적 과제는 모든 어드레스들을 이용할 수 있으며 하나의 테스트 모드 진입 신호를 이용하여 모든 테스트 모드를 설정하거나 또는 필요한 테스트 모드만을 선택적으로 설정할 수 있는 반도체 메모리 장치의 테스트 모드 제어 회로를 제공하는데 있다.
도 1은 종래의 반도체 메모리 장치의 테스트 모드 제어 방법을 설명하기 위한 블록도.
도 2는 본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로의 블록도.
도 3은 상기 도 2에 도시된 동작 모드 제어부의 회로도.
도 4는 상기 도 2에 도시된 테스트 모드 인에이블부의 회로도.
상기 기술적 과제를 이루기 위하여 본 발명은, 테스트 모드 진입 신호와 어드레스 신호에 응답하여 테스트 모드 인에이블 신호 및 노말 모드 인에이블 신호를 발생하는 동작 모드 제어부, 및 상기 테스트 모드 인에이블 신호와 상기 노말 모드 인에이블 신호 및 다른 어드레스 신호들에 응답하여 노말 모드 또는 테스트 모드를 설정하는 테스트 모드 인에이블부를 구비하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로를 제공한다.
상기 본 발명에 의하여 모든 어드레스들을 이용할 수 있고 하나의 테스트 모드 진입 타이밍에서 테스트 모드를 선택적으로 설정할 수가 있다.
이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로의 블록도이다. 도 2를 참조하면, 본 발명에 따른 반도체 메모리 장치의 테스트 모드 제어 회로는 동작 모드 제어부(201)와 테스트 모드 인에이블부(203)를 구비한다.
상기 동작 모드 제어부(201)는 테스트 모드 진입 신호(PTEST)와 어드레스(A7) 신호에 응답하여 테스트 모드 인에이블 신호(TMSET) 및 노말 모드 인에이블 신호(MRSET)를 발생한다. 상기 동작 모드 제어부(201)는 상기 테스트 모드 진입 신호(PTEST)가 액티브이고 어드레스(A7) 신호가 인액티브일 경우에 노말 모드 인에이블 신호(MRSET)를 발생하고, 상기 테스트 모드 진입 신호(PTEST)와 상기 어드레스(A7) 신호가 모두 액티브일 경우에 테스트 모드 인에이블 신호(TMSET)를 발생한다.
상기 테스트 모드 인에이블부(203)는 테스트 모드 인에이블 신호(TMSET), 노말 모드 인에이블 신호(MRSET), 전원 제어 신호(PVCCH) 및 다수개의 어드레스 신호들(A0∼A6)에 응답하여 노말 모드 또는 테스트 모드를 설정한다. 상기 노말 모드 인에이블 신호(MRSET)가 액티브이고 어드레스 신호(A9)가 액티브이면 노말 모드를 설정하고, 상기 테스트 모드 인에이블 신호(TMSET)와 다른 다수개의 어드레스(A1∼A6) 신호들이 액티브이면 다수개의 테스트 모드들을 모두 설정한다. 만일 상기 테스트 모드 인에이블 신호(TMSET)가 액티브인 상태에서 상기 다수개의 어드레스 신호들(A0∼A6) 중 어느 하나 또는 그 이상의 어드레스 신호들이 액티브되면 그에 대응하는 하나의 테스트 모드 또는 그 이상의 테스트 모드들이 설정된다.
도 3은 상기 도 2에 도시된 동작 모드 제어부(201)의 회로도이다. 도 3을 참조하면, 동작 모드 제어부(201)는 제1 제어부(301)와 제2 제어부(303)를 구비한다.
상기 제1 제어부(301)는 상기 테스트 모드 진입 신호(PTEST)와 상기 어드레스 신호(A7)를 부정논리곱하는 낸드 게이트(311), 및 상기 낸드 게이트(311)의 출력을 반전시켜서 상기 노말 모드 인에이블 신호(MRSET)로서 발생하는 인버터(313)로 구성된다.
상기 제2 제어부(303)는 상기 테스트 모드 진입 신호(PTEST)를 반전시키는 인버터(321), 상기 인버터(321)의 출력과 상기 어드레스 신호(A7)를 부정논리곱하는 낸드 게이트(323) 및 상기 낸드 게이트(323)의 출력을 반전시켜서 상기 테스트 모드 인에이블 신호(TMSET)로서 발생하는 인버터(325)로 구성된다.
상기 동작 모드 제어부(201)의 동작을 설명하기로 한다. 먼저, 상기 테스트 모드 진입 신호(PTEST)가 논리 하이로서 액티브이고 상기 어드레스(A7) 신호가 논리 로우로서 액티브인 경우, 낸드 게이트(311)는 하이 레벨의 신호를 출력하고, 그로 인하여 인버터(313)의 출력은 논리 로우로 되므로 노말 모드 인에이블 신호(MRSET)는 논리 로우로서 인액티브된다. 그리고 인버터(321)는 상기 어드레스(A7) 신호를 반전시켜서 하이 레벨의 신호를 출력하므로 낸드 게이트(323)의 출력은 로우 레벨로 된다. 따라서 인버터(325)는 하이 레벨의 신호를 출력하므로 테스트 모드 인에이블 신호(TMSET)는 논리 하이로서 액티브된다.
상기 테스트 모드 진입 신호(PTEST)가 논리 하이로서 액티브이고 상기 어드레스(A7) 신호가 논리 하이로서 인액티브인 경우, 낸드 게이트(311)는 로우 레벨의 신호를 출력하고, 그로 인하여 인버터(313)의 출력은 하이 로우로 되므로 노말 모드 인에이블 신호(MRSET)는 논리 하이로서 액티브된다. 그리고 인버터(321)는 상기 어드레스(A7) 신호를 반전시켜서 로우 레벨의 신호를 출력하므로 낸드 게이트(323)의 출력은 하이 레벨로 된다. 따라서 인버터(325)는 로우 레벨의 신호를 출력하므로 테스트 모드 인에이블 신호(TMSET)는 논리 로우로서 인액티브된다.
상기 테스트 모드 진입 신호(PTEST)가 논리 로우로서 인액티브이면 낸드 게이트들(311,323)의 출력은 모두 하이 레벨로 되므로 노말 모드 인에이블 신호(MRSET)와 테스트 모드 인에이블 신호(TMSET)는 모두 로우 레벨로서 인액티브된다.
도 4는 상기 도 2에 도시된 테스트 모드 인에이블부(203)의 회로도이다. 도 4를 참조하면, 테스트 모드 인에이블부(203)는 노말 모드 제어부(401) 및 테스트 모드 제어부(403)를 구비한다.
상기 노말 모드 제어부(401)는 상기 노말 모드 인에이블 신호(MRSET)와 어드레스(A9) 신호에 응답하여 노말 모드를 설정한다. 즉, 상기 노말 모드 제어부(401)는 상기 노말 모드 인에이블 신호(MRSET)와 어드레스(A9) 신호가 모두 액티브일 경우에 노말 모드를 설정한다. 상기 노말 모드 제어부(401)는 인버터(411), 전송 게이트(413), 래취부(415), 버퍼(417) 및 노말 모드 디세이블부(419)로 구성된다.
상기 노말 모드 디세이블부(419)는 소오스에 전원 전압(Vcc)이 인가되고 게이트로는 상기 전원 전압(Vcc)이 소정의 전압 레벨에 도달할 때까지는 로우 레벨의 신호를 유지하고 상기 전원 전압(Vcc)이 소정의 전압 레벨을 초과하면 하이 레벨의 신호를 유지하는 전원 제어 신호(PVCCH)가 인가되며 드레인은 상기 래취부(415)의 입력단에 연결되는 PMOS 트랜지스터로 구성한다.
상기 노말 모드 제어부(401)의 동작을 설명하기로 한다. 먼저, 상기 노말 모드 인에이블 신호(MRSET)가 논리 하이로서 액티브인 경우, 상기 어드레스(A9) 신호는 전송 게이트(413)를 통하여 래취부(415)로 전송된다. 어드레스(A9) 신호는 인버터(411)에 의해 반전되므로 어드레스(A9) 신호가 논리 하이이면 래취부(415)의 입력단에 인가되는 신호는 논리 로우이다. 래취부(415)는 그 입력단에 인가되는 신호를 반전시켜서 래취시킨다. 따라서 상기 래취부(415)의 출력은 논리 하이이다. 논리 하이인 래취부(415)의 출력은 상기 버퍼(417)에 의해 버퍼링되어 노말 모드 신호(PBRSW)를 발생한다. 상기 버퍼(417)의 출력이 논리 하이이므로 노말 모드 신호(PBRSW)는 액티브되어 노말 모드가 설정된다. 만일 어드레스(A9) 신호가 논리 로우로서 인액티브이면 이것은 상기 인버터(411)에 의해 반전되고, 상기 래취부(415)에 의해 반전 및 래취되어서 상기 버퍼(417)로 인가된다. 따라서 상기 버퍼(417)로부터 출력되는 신호는 논리 로우이므로 노말 모드 신호(PBRSW)는 논리 로우로 되어 노말 모드는 설정되지않는다.
상기 노말 모드 인에이블 신호(MRSET)가 논리 로우로서 인액티브이면 상기 전송 게이트(415)는 턴오프(turn-off)되므로 어드레스(A9) 신호는 상기 전송 게이트(415)를 통과하지 못하게 되므로 노말 모드는 설정되지 않는다.
전원 전압(Vcc)이 인가되지 않는 상태에서 노말 모드 신호(PBRSW)가 액티브되는 것을 방지하기 위해 노말 모드 디세이블부(419)가 이용된다. 전원 전압(Vcc)이 인가되지않을 때는 상기 전원 제어 신호(PVCCH)는 로우 레벨을 유지한다. 따라서 상기 노말 모드 디세이블부(419)는 턴온(turn-on)되어 상기 래취부(415)의 입력단을 하이 레벨로 만들어 줌으로써 상기 노말 모드 신호(PBRSW)는 인액티브 상태로 유지된다.
상기 테스트 모드 제어부(403)는 상기 테스트 모드 인에이블 신호(TMSET)와 어드레스 신호들(A0∼A3)에 응답하여 다수개의 테스트 모드들(TM1∼TM4)을 설정한다. 즉, 상기 테스트 모드 인에이블 신호(TMSET)와 상기 어드레스 신호들(A0∼A3)이 모두 액티브일 경우에 다수개의 테스트 모드들(TM1∼TM4)을 설정한다.
상기 테스트 모드 제어부(403)는 다수개의 전송 게이트들(431∼434), 다수개의 래취부들(441∼444), 다수개의 버퍼들(451∼454), 및 테스트 모드 디세이블부들(461,471)로 구성된다.
상기 전송 게이트들(431∼434)은 테스트 모드 인에이블 신호(TMSET)와 다수개의 어드레스 신호들(A0∼A3)을 입력한다. 상기 전송 게이트들(431∼434)은 상기 테스트 모드 인에이블 신호(TMSET)가 액티브이면 어드레스 신호들(A0∼A3)을 각각 전송한다.
상기 래취부들(441∼444)은 상기 다수개의 전송 게이트들(431∼434)의 출력들을 각각 반전 및 래취시킨다.
상기 버퍼들(451∼454)은 상기 래취부들(441∼444)의 출력단들에 연결되며 상기 다수개의 래취부들(441∼444)의 출력들을 버퍼링한다.
상기 테스트 모드 디세이블부들(461,471)은 상기 래취부들(441∼444)의 입력단들에 연결되며 상기 테스트 모드 제어 회로에 공급되는 전원 전압(Vcc)이 소정의 전압 레벨 이하일 경우에 상기 래취부들(441∼444)의 입력단들을 하이 레벨로 만들어서 상기 테스트 모드들(TEST∼TEST4)을 디세이블시킨다. 상기 테스트 모드 디세이블부(461)는 각각 소오스에 전원 전압(Vcc)이 인가되며 상기 노말 모드 인에이블 신호(MRSET)에 의해 게이팅되는 PMOS 트랜지스터들로 구성하고, 상기 테스트 모드 디세이블부(471)는 각각 소오스에 전원 전압(Vcc)이 인가되며 상기 전원 제어 신호(PVCCH)에 의해 게이팅되는 PMOS 트랜지스터들로 구성한다.
상기 테스트 모드 제어부(403)의 동작을 설명하기로 한다. 먼저, 상기 테스트 모드 인에이블 신호(TMSET)가 논리 하이로서 액티브인 경우, 어드레스 신호들(A0∼A3)은 각 전송 게이트들(431∼434)을 통하여 대응되는 래취부들(441∼444)로 전송된다. 래취부들(441∼444)은 그 입력단들에 인가되는 각 신호를 반전시켜서 래취시킨다. 따라서 어드레스 신호들(A0∼A3)이 논리 하이이면 상기 래취부들(441∼444)의 출력은 모두 논리 하이이고, 어드레스 신호들(A0∼A3)이 논리 로우이면 상기 래취부들(441∼444)의 출력은 모두 논리 로우이다. 어드레스 신호들(A0∼A3) 중 일부만 논리 하이이면 그에 대응되는 래취부들의 출력들만 논리 하이로 된다. 래취부들(441∼444)의 출력은 상기 버퍼들(451∼454)에 의해 각각 버퍼링된다. 래취부들(441∼444)의 출력이 논리 하이이면 버퍼들(451∼454)의 출력도 논리 하이이므로 테스트 모드들이 설정된다. 만일 래취부들(441∼444)의 출력들 중 일부만 논리 하이이면 그에 대응되는 테스트 모드만 설정된다. 어드레스 신호들(A0∼A3) 중 논리 로우인 신호들이 있으면 그에 대응되는 테스트 모드는 설정되지 않는다.
상기 테스트 모드 인에이블 신호(TMSET)가 논리 로우로서 인액티브이면 상기 전송 게이트들(431∼434)은 모두 오프되므로 어드레스 신호들(A0∼A3)은 상기 전송 게이트들(431∼434)을 통과하지 못하게 되어 테스트 모드들(TM1∼TM4)은 설정되지 못한다.
상기 노말 모드 인에이블 신호(MRSET)가 액티브인 동안에는 상기 테스트 모드들(TM1∼TM4)은 설정되면 안된다. 따라서 상기 노말 모드 인에이블 신호(MRSET)가 논리 하이로서 액티브이면 상기 테스트 모드 디세이블부(461)의 PMOS 트랜지스터들의 게이트들에는 로우 레벨의 신호가 인가되므로 상기 테스트 모드 디세이블부(461)는 턴온되어 상기 래취부들(441∼444)의 입력단들을 하이 레벨로 만든다. 그러면 래취부들(441∼444)의 출력들은 모두 로우 레벨로 되어 버퍼들(451∼454)의 출력들도 모두 로우 레벨로 되어 테스트 모드들은 설정되지 않는다.
전원 전압(Vcc)이 인가되지 않는 상태에서도 테스트 모드가 설정되는 것을 방지하기 위해 테스트 모드 디세이블부(471)가 이용된다. 전원 전압(Vcc)이 인가되지않을 때는 상기 전원 제어 신호(PVCCH)는 로우 레벨을 유지한다. 따라서 상기 테스트 모드 디세이블부(471)는 턴온(turn-on)되어 상기 래취부들(441∼444)의 입력단들을 하이 레벨로 만들어 줌으로써 래취부들(441∼444)의 출력들은 모두 로우 레벨로 되고 그로 인하여 버퍼들(451∼454)의 출력들도 모두 로우 레벨로 되어 테스트 모드들은 설정되지 않는다.
도 4에서는 설명의 편의상 어드레스들(A0∼A3)만을 이용하여 테스트 모드들을 설정하는 것으로 하였으나 어드레스들(A4∼A6)을 이용하여 테스트 모드들을 설정하는 것도 가능하다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 모든 어드레스들을 이용하여 테스트 모드를 설정할 수 있고 하나의 테스트 모드 진입 신호(PTEST)를 이용하여 모든 테스트 모드들을 동시에 설정하거나 또는 필요한 테스트 모드만을 선택적으로 설정할 수가 있다.

Claims (18)

  1. 테스트 모드 진입 신호와 어드레스 신호에 응답하여 테스트 모드 인에이블 신호 및 노말 모드 인에이블 신호를 발생하는 동작 모드 제어부; 및
    상기 테스트 모드 인에이블 신호와 상기 노말 모드 인에이블 신호 및 다른 어드레스 신호들에 응답하여 노말 모드 또는 테스트 모드를 설정하는 테스트 모드 인에이블부를 구비하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  2. 제1 항에 있어서, 상기 어드레스는 8번째 어드레스(A7)인 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  3. 제1 항에 있어서, 상기 동작 모드 제어부는
    상기 테스트 모드 진입 신호가 액티브이고 상기 어드레스 신호가 인액티브일 경우에 상기 노말 모드 인에이블 신호를 발생하는 제1 제어부; 및
    상기 테스트 모드 진입 신호와 상기 어드레스 신호가 모두 액티브일 경우에 상기 테스트 모드 인에이블 신호를 발생하는 제2 제어부를 구비하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  4. 제3 항에 있어서, 상기 제1 제어부는
    상기 테스트 모드 진입 신호와 상기 어드레스 신호를 부정논리곱하는 낸드 게이트; 및
    상기 낸드 게이트의 출력을 반전시켜서 상기 노말 모드 인에이블 신호로서 발생하는 인버터를 구비하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  5. 제3 항에 있어서, 상기 제2 제어부는
    상기 테스트 모드 진입 신호를 반전시키는 인버터;
    상기 인버터의 출력과 상기 어드레스 신호를 부정논리곱하는 낸드 게이트; 및
    상기 낸드 게이트의 출력을 반전시켜서 상기 테스트 모드 인에이블 신호로서 발생하는 다른 인버터를 구비하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  6. 제1 항에 있어서, 상기 테스트 모드 인에이블부는
    상기 노말 모드 인에이블 신호와 다른 어드레스 신호에 응답하여 노말 모드를 설정하는 노말 모드 제어부; 및
    상기 테스트 모드 인에이블 신호와 또 다른 어드레스 신호들에 응답하여 다수개의 테스트 모드들을 선택적으로 설정하는 테스트 모드 제어부를 구비하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  7. 제6 항에 있어서, 상기 노말 모드 제어부는
    상기 노말 모드 인에이블 신호와 상기 다른 어드레스 신호가 모두 액티브일 경우에 노말 모드를 설정하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  8. 제7 항에 있어서, 상기 노말 모드 제어부는
    상기 다른 어드레스 신호를 반전시키는 인버터;
    상기 노말 모드 인에이블 신호가 액티브이면 상기 인버터의 출력을 전송하는 전송 게이트; 및
    상기 전송 게이트의 출력을 래취시키는 래취부들을 구비하여 노말 모드를 설정하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  9. 제8 항에 있어서, 상기 래취부의 출력단에 상기 래취부의 출력을 버퍼링하는 버퍼를 더 구비하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  10. 제8 항에 있어서, 상기 래취부의 입력단에 상기 테스트 모드 제어 회로에 공급되는 전원 전압이 소정 레벨에 도달할 때까지는 논리 로우 상태를 유지하는 전원 제어 신호가 로우 레벨이면 상기 래취부의 입력단을 하이 레벨로 만들어서 상기 노말 모드를 디세이블시키는 노말 모드 디세이블부를 더 구비하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  11. 제10 항에 있어서, 상기 노말 모드 디세이블부는 소오스에 전원 전압이 인가되며 상기 전원 제어 신호에 의해 게이팅되는 PMOS 트랜지스터로 구성하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  12. 제6 항에 있어서, 상기 테스트 모드 제어부는
    상기 테스트 모드 인에이블 신호가 액티브일 경우에 상기 또 다른 어드레스 신호들에 응답하여 테스트 모드들을 선택적으로 설정하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  13. 제12 항에 있어서, 상기 테스트 모드 제어부는
    상기 테스트 모드 인에이블 신호가 액티브이면 상기 또 다른 어드레스 신호들을 각각 전송하는 다수개의 전송 게이트들; 및
    상기 다수개의 전송 게이트들의 출력들을 각각 래취시키는 다수개의 래취부들을 구비하여 각각의 테스트 모드들을 선택적으로 설정하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  14. 제13 항에 있어서, 상기 래취부들의 각 출력단에 상기 래취부들의 출력들을 각각 버퍼링하는 다수개의 버퍼들을 더 구비하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  15. 제13 항에 있어서, 상기 래취부들의 각 입력단에 상기 노말 모드 인에이블 신호가 인액티브이면 상기 래취부들의 각 입력단을 하이 레벨로 만들어서 상기 테스트 모드들을 디세이블시키는 다수개의 테스트 모드 디세이블부들을 더 구비하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  16. 제15 항에 있어서, 상기 테스트 모드 디세이블부들은 각각 소오스에 전원 전압(Vcc)이 인가되며 상기 노말 모드 인에이블 신호에 의해 게이팅되는 PMOS 트랜지스터로 구성하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  17. 제13 항에 있어서, 상기 래취부들의 각 입력단에 상기 테스트 모드 제어 회로에 공급되는 전원 전압이 소정 레벨에 도달할 때까지는 논리 로우 상태를 유지하는 전원 제어 신호가 로우 레벨이면 상기 래취부들의 각 입력단을 하이 레벨로 만들어서 상기 테스트 모드들을 디세이블시키는 다른 다수개의 테스트 모드 디세이블부들을 더 구비하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
  18. 제17 항에 있어서, 상기 다른 다수개의 테스트 모드 디세이블부들은 각각 소오스에 전원 전압이 인가되며 상기 전원 제어 신호에 의해 게이팅되는 PMOS 트랜지스터로 구성하는 것을 특징으로하는 반도체 메모리 장치의 테스트 모드 제어 회로.
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* Cited by examiner, † Cited by third party
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KR100408684B1 (ko) * 2001-06-20 2003-12-06 주식회사 하이닉스반도체 스페셜 테스트 모드를 구현하는 회로 및 이를 이용하는반도체 메모리 장치
KR100425444B1 (ko) * 2001-03-27 2004-03-30 삼성전자주식회사 칩 선택회로를 구비하는 반도체 메모리장치 및 칩선택신호 발생 방법
US7105917B2 (en) 2001-03-23 2006-09-12 Samsung Electronics Co., Ltd. Semiconductor device having a fuse connected to a pad and fabrication method thereof

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