JPH11289322A - 半導体集積回路装置および電子装置 - Google Patents
半導体集積回路装置および電子装置Info
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- JPH11289322A JPH11289322A JP10091063A JP9106398A JPH11289322A JP H11289322 A JPH11289322 A JP H11289322A JP 10091063 A JP10091063 A JP 10091063A JP 9106398 A JP9106398 A JP 9106398A JP H11289322 A JPH11289322 A JP H11289322A
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Abstract
(57)【要約】
【課題】 ＡＣ特性を任意に可変することにより信号の
タイミング調整をフレキシブルに行い、基板設計を短期
間で容易に行う。 【解決手段】 中間ラッチなどの内部ラッチ、入力デー
タ信号やアドレス信号をラッチするデータ入力ラッチ５
1 〜５N および出力データ信号をラッチするデータ出力
ラッチ６1 〜６N は、それぞれ可変ディレイ回路１〜３
を介してクロック信号ＣＬＫが入力されている。可変デ
ィレイ回路１〜３のディレイ時間はバウンダリスキャン
を行うバウンダリスキャン回路７によって設定され、そ
れらラッチに入力されるクロック信号ＣＬＫのディレイ
時間を可変しててデータ入力ピン、データ出力ピンなど
におけるセットアップ／ホールド特性、クロックアクセ
ス時間、データホールドなどのＡＣ特性を変更し、信号
入出力のタイミングを最適化する。
タイミング調整をフレキシブルに行い、基板設計を短期
間で容易に行う。 【解決手段】 中間ラッチなどの内部ラッチ、入力デー
タ信号やアドレス信号をラッチするデータ入力ラッチ５
1 〜５N および出力データ信号をラッチするデータ出力
ラッチ６1 〜６N は、それぞれ可変ディレイ回路１〜３
を介してクロック信号ＣＬＫが入力されている。可変デ
ィレイ回路１〜３のディレイ時間はバウンダリスキャン
を行うバウンダリスキャン回路７によって設定され、そ
れらラッチに入力されるクロック信号ＣＬＫのディレイ
時間を可変しててデータ入力ピン、データ出力ピンなど
におけるセットアップ／ホールド特性、クロックアクセ
ス時間、データホールドなどのＡＣ特性を変更し、信号
入出力のタイミングを最適化する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置および電子装置に関し、特に、入出力信号のタイミン
グの可変調整に適用して有効な技術に関するものであ
る。
置および電子装置に関し、特に、入出力信号のタイミン
グの可変調整に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】本発明者が検討したところによれば、マ
イクロコンピュータやメモリなどの半導体集積回路装置
においては、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子
におけるスペックとして、セットアップ／ホールド特
性、クロックアクセスなどの、いわゆる、ＡＣ特性が規
定されている。
イクロコンピュータやメモリなどの半導体集積回路装置
においては、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子
におけるスペックとして、セットアップ／ホールド特
性、クロックアクセスなどの、いわゆる、ＡＣ特性が規
定されている。
【０００３】なお、この種の半導体集積回路装置のＡＣ
特性について詳しく述べてある例としては、昭和５９年
１１月３０日、株式会社オーム社発行、財団法人 電子
通信学会（編）、「ＬＳＩハンドブック」Ｐ６５０があ
り、この文献には、半導体集積回路装置のＡＣ特性試験
が記載されている。
特性について詳しく述べてある例としては、昭和５９年
１１月３０日、株式会社オーム社発行、財団法人 電子
通信学会（編）、「ＬＳＩハンドブック」Ｐ６５０があ
り、この文献には、半導体集積回路装置のＡＣ特性試験
が記載されている。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。
【０００５】すなわち、半導体集積回路装置において規
定されたＡＣ特性は可変することができず、たとえば、
多数の半導体集積回路装置をプリント配線基板に搭載す
る電子装置の場合に、半導体素子の製造時のばらつきや
該プリント配線基板におけるパターン配線長などによる
信号の遅延が問題となり、信号入出力のタイミング調整
が困難となり、高速動作が要求される電子装置では性能
が低下や誤動作などが生じる恐れがある。
定されたＡＣ特性は可変することができず、たとえば、
多数の半導体集積回路装置をプリント配線基板に搭載す
る電子装置の場合に、半導体素子の製造時のばらつきや
該プリント配線基板におけるパターン配線長などによる
信号の遅延が問題となり、信号入出力のタイミング調整
が困難となり、高速動作が要求される電子装置では性能
が低下や誤動作などが生じる恐れがある。
【０００６】本発明の目的は、ＡＣ特性を任意に可変す
ることにより信号のタイミング調整をフレキシブルに行
い、基板設計を短期間で容易に行うことのできる半導体
集積回路装置および電子装置を提供することにある。
ることにより信号のタイミング調整をフレキシブルに行
い、基板設計を短期間で容易に行うことのできる半導体
集積回路装置および電子装置を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００９】すなわち、本発明の半導体集積回路装置
は、Ｉ／Ｏ端子に設けられたラッチに供給されるクロッ
ク信号を制御信号に基づいて任意に遅延する第１の遅延
手段と、当該第１の遅延手段の遅延時間の設定を行う制
御信号を生成する制御手段とを備えたものである。
は、Ｉ／Ｏ端子に設けられたラッチに供給されるクロッ
ク信号を制御信号に基づいて任意に遅延する第１の遅延
手段と、当該第１の遅延手段の遅延時間の設定を行う制
御信号を生成する制御手段とを備えたものである。
【００１０】また、本発明の半導体集積回路装置は、前
記第１の遅延手段を、論理機能別にグループ化されたラ
ッチ毎に設けたものである。
記第１の遅延手段を、論理機能別にグループ化されたラ
ッチ毎に設けたものである。
【００１１】さらに、本発明の半導体集積回路装置は、
Ｉ／Ｏ端子と接続されていないラッチに供給されるクロ
ック信号を制御信号に基づいて任意に遅延する第２の遅
延手段と、当該第２の遅延手段の遅延時間の設定を行う
制御信号を生成する制御手段とを備えたものである。
Ｉ／Ｏ端子と接続されていないラッチに供給されるクロ
ック信号を制御信号に基づいて任意に遅延する第２の遅
延手段と、当該第２の遅延手段の遅延時間の設定を行う
制御信号を生成する制御手段とを備えたものである。
【００１２】それらにより、半導体集積回路装置全体あ
るいは機能別ラッチ毎にクロック信号を可変して供給す
るので、Ｉ／Ｏ端子におけるＡＣ特性を容易に変更する
ことができる。
るいは機能別ラッチ毎にクロック信号を可変して供給す
るので、Ｉ／Ｏ端子におけるＡＣ特性を容易に変更する
ことができる。
【００１３】また、本発明の半導体集積回路装置は、前
記制御手段が、バウンダリスキャンを行うバウンダリス
キャン回路よりなるものである。
記制御手段が、バウンダリスキャンを行うバウンダリス
キャン回路よりなるものである。
【００１４】それにより、低コストで簡単にＡＣ特性の
変更を行うことができる。
変更を行うことができる。
【００１５】さらに、本発明の電子装置は、前記半導体
集積回路装置を用いて電子回路が構成されたものであ
る。
集積回路装置を用いて電子回路が構成されたものであ
る。
【００１６】それにより、信号入出力のタイミング調整
などを容易に短時間で行うことができ、電子装置の設計
を容易化することができる。
などを容易に短時間で行うことができ、電子装置の設計
を容易化することができる。
【００１７】以上のことにより、ＡＣ仕様の異なった複
数種の半導体集積回路装置の製造が不要となり、製造効
率を大幅に向上でき、かつ電子装置の信頼性を向上する
ことができる。
数種の半導体集積回路装置の製造が不要となり、製造効
率を大幅に向上でき、かつ電子装置の信頼性を向上する
ことができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１９】図１は、本発明の一実施の形態による半導
体集積回路装置のラッチにクロック信号を供給する可変
ディレイ回路およびキャンを行うバウンダリスキャン回
路の説明図、図２は、本発明の一実施の形態によるグル
ープ化されたラッチのクロック分配系統の説明図、図３
は、本発明の一実施の形態による可変ディレイ回路の説
明図、図３は、本発明の一実施の形態による半導体集積
回路装置が用いて構成された電子装置における信号タイ
ミングの説明図である。
体集積回路装置のラッチにクロック信号を供給する可変
ディレイ回路およびキャンを行うバウンダリスキャン回
路の説明図、図２は、本発明の一実施の形態によるグル
ープ化されたラッチのクロック分配系統の説明図、図３
は、本発明の一実施の形態による可変ディレイ回路の説
明図、図３は、本発明の一実施の形態による半導体集積
回路装置が用いて構成された電子装置における信号タイ
ミングの説明図である。
【００２０】本実施の形態において、ＳＲＡＭ（Ｓｔａ
ｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
などの半導体集積回路装置には、図１に示すように、制
御信号に基づいてディレイ時間を可変する可変ディレイ
回路１〜３が設けられている。
ｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
などの半導体集積回路装置には、図１に示すように、制
御信号に基づいてディレイ時間を可変する可変ディレイ
回路１〜３が設けられている。
【００２１】可変ディレイ回路（第２の遅延手段）１
は、クロックピンから外部入力されたクロック信号ＣＬ
Ｋがバッファ４を介して入力されるように接続されてお
り、たとえば、パイプライン接続された中間ラッチなど
のデータ入出力ピンと接続されていない内部ラッチにク
ロック信号が供給されるように接続されている。
は、クロックピンから外部入力されたクロック信号ＣＬ
Ｋがバッファ４を介して入力されるように接続されてお
り、たとえば、パイプライン接続された中間ラッチなど
のデータ入出力ピンと接続されていない内部ラッチにク
ロック信号が供給されるように接続されている。
【００２２】また、可変ディレイ回路（第１の遅延手
段）２も、同様にクロックピンから外部入力されたクロ
ック信号ＣＬＫがバッファ４を介して入力されるように
接続されており、この可変ディレイ回路２は、データ入
力ピンから入力されたデータ信号やアドレス信号をラッ
チするデータ入力ラッチ（ラッチ）５1 〜５N にクロッ
ク信号ＣＬＫが供給されるように接続されている。
段）２も、同様にクロックピンから外部入力されたクロ
ック信号ＣＬＫがバッファ４を介して入力されるように
接続されており、この可変ディレイ回路２は、データ入
力ピンから入力されたデータ信号やアドレス信号をラッ
チするデータ入力ラッチ（ラッチ）５1 〜５N にクロッ
ク信号ＣＬＫが供給されるように接続されている。
【００２３】さらに、可変ディレイ回路（第１の遅延手
段）３も、同様にクロックピンから外部入力されたクロ
ック信号ＣＬＫがバッファ４を介して入力されるように
接続されており、この可変ディレイ回路３は、データ出
力ピンから出力されるデータ信号をラッチするデータ出
力ラッチ（ラッチ）６1 〜６N にクロック信号ＣＬＫが
供給されるように接続されている。
段）３も、同様にクロックピンから外部入力されたクロ
ック信号ＣＬＫがバッファ４を介して入力されるように
接続されており、この可変ディレイ回路３は、データ出
力ピンから出力されるデータ信号をラッチするデータ出
力ラッチ（ラッチ）６1 〜６N にクロック信号ＣＬＫが
供給されるように接続されている。
【００２４】よって、論理機能毎にグループ化されたデ
ータ入力ラッチ５1 〜５N 、データ出力ラッチ６1 〜６
N および内部ラッチ（ラッチ）Ｒ1 〜ＲN は、図２に示
すように、それぞれ可変ディレイ回路１〜３によって遅
延されたクロック信号ＣＬＫが入力されことになる。
ータ入力ラッチ５1 〜５N 、データ出力ラッチ６1 〜６
N および内部ラッチ（ラッチ）Ｒ1 〜ＲN は、図２に示
すように、それぞれ可変ディレイ回路１〜３によって遅
延されたクロック信号ＣＬＫが入力されことになる。
【００２５】また、これら可変ディレイ回路１〜３にお
けるディレイ時間は、図１に示す半導体集積回路装置に
設けられた、ＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔ
ｉｏｎ Ｇｒｏｕｐ）により規格化されたバウンダリス
キャンを行うバウンダリスキャン回路（制御手段）７に
よって設定が行われる。バウンダリスキャンは、プリン
ト配線基板などのボードに実装された半導体集積回路装
置や各々の半導体集積回路装置間接続をテストするため
の方法である。
けるディレイ時間は、図１に示す半導体集積回路装置に
設けられた、ＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔ
ｉｏｎ Ｇｒｏｕｐ）により規格化されたバウンダリス
キャンを行うバウンダリスキャン回路（制御手段）７に
よって設定が行われる。バウンダリスキャンは、プリン
ト配線基板などのボードに実装された半導体集積回路装
置や各々の半導体集積回路装置間接続をテストするため
の方法である。
【００２６】バウンダリスキャン回路７は、制御フラグ
用フリップフロップ７ａおよび該制御フラグ用フリップ
フロップ７ａの制御を行う制御部７ｂからなるテストモ
ード設定用順序回路により構成されている。
用フリップフロップ７ａおよび該制御フラグ用フリップ
フロップ７ａの制御を行う制御部７ｂからなるテストモ
ード設定用順序回路により構成されている。
【００２７】また、制御フラグ用フリップフロップ７ａ
には、テスト専用ピンとしてテストデータ入力ＴＤＩ、
テストデータ出力ＴＤＯの端子が設けられており、制御
部７ｂには同じくテスト専用ピンとして、テストモード
信号ＴＭＳ、テストクロックＴＣＫの端子が設けられて
いる。
には、テスト専用ピンとしてテストデータ入力ＴＤＩ、
テストデータ出力ＴＤＯの端子が設けられており、制御
部７ｂには同じくテスト専用ピンとして、テストモード
信号ＴＭＳ、テストクロックＴＣＫの端子が設けられて
いる。
【００２８】さらに、可変ディレイ回路１（〜３）は、
図３に示すように、ディレイ素子Ｄ１〜Ｄ４、多入力の
中から所定の制御信号により指定されたものを選択する
セレクタＳならびにバッファＢによって構成されてい
る。
図３に示すように、ディレイ素子Ｄ１〜Ｄ４、多入力の
中から所定の制御信号により指定されたものを選択する
セレクタＳならびにバッファＢによって構成されてい
る。
【００２９】ディレイ素子Ｄ１〜Ｄ４は、直列接続され
ており、それぞれのディレイ素子Ｄ〜Ｄ４の出力部が、
セレクタＳの入力部と電気的に接続されている。そし
て、セレクタＳの出力部からバッファＢを介してクロッ
ク信号が出力され、それぞれグループ化されたラッチに
供給される。
ており、それぞれのディレイ素子Ｄ〜Ｄ４の出力部が、
セレクタＳの入力部と電気的に接続されている。そし
て、セレクタＳの出力部からバッファＢを介してクロッ
ク信号が出力され、それぞれグループ化されたラッチに
供給される。
【００３０】また、それぞれのセレクタＳには、制御フ
ラグ用フリップフロップ７ａにおける所定の位置の２ビ
ットの信号が入力されるように接続され、この２ビット
の信号がセレクタＳの制御信号となる。
ラグ用フリップフロップ７ａにおける所定の位置の２ビ
ットの信号が入力されるように接続され、この２ビット
の信号がセレクタＳの制御信号となる。
【００３１】可変ディレイ回路１〜３におけるディレイ
時間の設定は、前述したバウンダリスキャン回路７によ
って制御信号を設定することになり、このディレイ時間
を可変することによってデータ入力ピン、データ出力ピ
ンなどにおけるセットアップ／ホールド特性、クロック
アクセス時間、データホールドなどの、いわゆる、ＡＣ
特性が変更される。
時間の設定は、前述したバウンダリスキャン回路７によ
って制御信号を設定することになり、このディレイ時間
を可変することによってデータ入力ピン、データ出力ピ
ンなどにおけるセットアップ／ホールド特性、クロック
アクセス時間、データホールドなどの、いわゆる、ＡＣ
特性が変更される。
【００３２】次に、本実施の形態の作用について、図
１，図３ならびに図４の電子装置に用いられるプリント
配線基板におけるタイミング調整の説明図を用いて説明
する。
１，図３ならびに図４の電子装置に用いられるプリント
配線基板におけるタイミング調整の説明図を用いて説明
する。
【００３３】まず、可変ディレイ回路１〜３におけるデ
ィレイ時間の設定は、図１に示すように、前述した外部
ピンであるテストモード信号ＴＭＳから所定の信号を制
御部７に入力し、ディレイ時間の設定を行うモードにす
る。
ィレイ時間の設定は、図１に示すように、前述した外部
ピンであるテストモード信号ＴＭＳから所定の信号を制
御部７に入力し、ディレイ時間の設定を行うモードにす
る。
【００３４】その後、テストデータ入力ＴＤＩからそれ
ぞれの可変ディレイ回路１〜３のセレクタＳに入力する
ための信号を入力し、制御フラグ用フリップフロップ７
ａに書き込みを行う。
ぞれの可変ディレイ回路１〜３のセレクタＳに入力する
ための信号を入力し、制御フラグ用フリップフロップ７
ａに書き込みを行う。
【００３５】そして、テストモード信号ＴＭＳから所定
の信号を入力し、制御フラグ用フリップフロップ７ａに
書き込まれた信号を、制御信号としてセレクタＳに出力
する。セレクタＳは、入力された制御信号に基づいて所
定のディレイ素子からの出力を選択して出力を行う。
の信号を入力し、制御フラグ用フリップフロップ７ａに
書き込まれた信号を、制御信号としてセレクタＳに出力
する。セレクタＳは、入力された制御信号に基づいて所
定のディレイ素子からの出力を選択して出力を行う。
【００３６】次に、電子装置に用いられるプリント配線
基板におけるタイミング調整について説明する。
基板におけるタイミング調整について説明する。
【００３７】図４に示すように、電子装置に用いられる
プリント配線基板Ｐには、マイクロコンピュータ８およ
びＳＲＡＭなどのメモリ９1 〜９10、クロック制御ＬＳ
Ｉ１０、Ｉ／Ｏインタフェース１１などの複数の周辺Ｌ
ＳＩが実装されている。
プリント配線基板Ｐには、マイクロコンピュータ８およ
びＳＲＡＭなどのメモリ９1 〜９10、クロック制御ＬＳ
Ｉ１０、Ｉ／Ｏインタフェース１１などの複数の周辺Ｌ
ＳＩが実装されている。
【００３８】複数のメモリ９1 〜９10が実装された電子
装置の場合、それぞれのメモリ９1〜９10とマイクロコ
ンピュータ８との配線距離が異なるので信号の転送時間
に差が生じてしまうが、それぞれのメモリ９1 〜９10に
設けられたＡＣ特性可変回路７によってデータ入力ピ
ン、データ出力ピンのＡＣ特性を変更できるのでデータ
入出力のタイミングを最適化することができる。
装置の場合、それぞれのメモリ９1〜９10とマイクロコ
ンピュータ８との配線距離が異なるので信号の転送時間
に差が生じてしまうが、それぞれのメモリ９1 〜９10に
設けられたＡＣ特性可変回路７によってデータ入力ピ
ン、データ出力ピンのＡＣ特性を変更できるのでデータ
入出力のタイミングを最適化することができる。
【００３９】たとえば、マイクロコンピュータ８にデー
タ出力が行われるように接続されているメモリ９1 とメ
モリ９3 とでは、メモリ９3 の方が配線距離が長く、ク
ロック制御ＬＳＩとの配線距離においてもメモリ９3 の
方が配線距離が長くなっている。
タ出力が行われるように接続されているメモリ９1 とメ
モリ９3 とでは、メモリ９3 の方が配線距離が長く、ク
ロック制御ＬＳＩとの配線距離においてもメモリ９3 の
方が配線距離が長くなっている。
【００４０】よって、クロックスキューの発生やマイク
ロコンピュータ８へのデータ入力タイミングなどが異な
ってしまうことになるので、前述したようにバウンダリ
スキャン回路７によって、メモリ９1 の可変ディレイ回
路１，２のディレイ時間が大きくなるように設定を行
い、反対にメモリ９3 のディレイ時間が小さくなるよう
に設定を行う。
ロコンピュータ８へのデータ入力タイミングなどが異な
ってしまうことになるので、前述したようにバウンダリ
スキャン回路７によって、メモリ９1 の可変ディレイ回
路１，２のディレイ時間が大きくなるように設定を行
い、反対にメモリ９3 のディレイ時間が小さくなるよう
に設定を行う。
【００４１】また、マイクロコンピュータ８から出力さ
れたデータが入力されるように接続されたメモリ９4 ，
９5 においても、メモリ９5 の方が配線距離が長くなっ
ている。
れたデータが入力されるように接続されたメモリ９4 ，
９5 においても、メモリ９5 の方が配線距離が長くなっ
ている。
【００４２】よって、メモリ９4 ，９5 のデータ入力タ
イミングなどが異なってしまうので同様にバウンダリス
キャン回路７によって、メモリ９4 の可変ディレイ回路
３のディレイ時間が大きくなるように設定を行い、反対
にメモリ９5 のディレイ時間が小さくなるように設定を
行う。
イミングなどが異なってしまうので同様にバウンダリス
キャン回路７によって、メモリ９4 の可変ディレイ回路
３のディレイ時間が大きくなるように設定を行い、反対
にメモリ９5 のディレイ時間が小さくなるように設定を
行う。
【００４３】それにより、本実施の形態においては、可
変ディレイ回路１〜３およびバウンダリスキャン回路７
によって半導体集積回路装置全体あるいは機能別ラッチ
毎にクロック信号を任意に可変して供給できるのでＩ／
Ｏ端子におけるＡＣ特性をフレキシブルに変更すること
ができる。
変ディレイ回路１〜３およびバウンダリスキャン回路７
によって半導体集積回路装置全体あるいは機能別ラッチ
毎にクロック信号を任意に可変して供給できるのでＩ／
Ｏ端子におけるＡＣ特性をフレキシブルに変更すること
ができる。
【００４４】また、信号入出力のタイミング調整などを
容易に短時間で行うことができ、電子装置の設計を容易
化でき、かつ電子装置の信頼性を向上することができ
る。
容易に短時間で行うことができ、電子装置の設計を容易
化でき、かつ電子装置の信頼性を向上することができ
る。
【００４５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４６】たとえば、前記実施の形態では、可変ディ
レイ回路のディレイ時間を可変する制御信号を半導体集
積回路装置に設けられたバウンダリスキャン回路によっ
て設定したが、可変ディレイ回路を制御する制御信号を
フラッシュメモリによって設定するようにしてもよい。
レイ回路のディレイ時間を可変する制御信号を半導体集
積回路装置に設けられたバウンダリスキャン回路によっ
て設定したが、可変ディレイ回路を制御する制御信号を
フラッシュメモリによって設定するようにしてもよい。
【００４７】また、前記実施の形態では、ＳＲＡＭメモ
リに可変ディレイ回路、バウンダリスキャン回路を設け
た場合について記載したが、マイクロコンピュータやシ
ンクロナスＲＡＭなどの様々な半導体メモリなどの同期
式の半導体集積回路装置に用いても信号入出力のタイミ
ング調整などを容易に最適化することができる。
リに可変ディレイ回路、バウンダリスキャン回路を設け
た場合について記載したが、マイクロコンピュータやシ
ンクロナスＲＡＭなどの様々な半導体メモリなどの同期
式の半導体集積回路装置に用いても信号入出力のタイミ
ング調整などを容易に最適化することができる。
【００４８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４９】（１）本発明によれば、第１、第２のの遅
延手段ならびに制御手段を備えることにより、半導体集
積回路装置全体あるいは機能別ラッチ毎にクロック信号
を可変して供給するので、Ｉ／Ｏ端子におけるＡＣ特性
を容易に変更することができる。
延手段ならびに制御手段を備えることにより、半導体集
積回路装置全体あるいは機能別ラッチ毎にクロック信号
を可変して供給するので、Ｉ／Ｏ端子におけるＡＣ特性
を容易に変更することができる。
【００５０】（２）また、本発明では、制御手段にバウ
ンダリスキャン回路を用いることにより、低コストで簡
単な回路構成によってＡＣ特性の変更を行うことができ
る。
ンダリスキャン回路を用いることにより、低コストで簡
単な回路構成によってＡＣ特性の変更を行うことができ
る。
【００５１】（３）さらに、本発明においては、上記
（１）、（２）により、ＡＣ仕様の異なった複数種の半
導体集積回路装置の製造が不要となるので製造効率を大
幅に向上でき、半導体集積回路装置間などの信号入出力
のタイミング調整を容易に短時間で行うことができるの
で電子装置の設計を容易化および電子装置の信頼性を向
上することができる。
（１）、（２）により、ＡＣ仕様の異なった複数種の半
導体集積回路装置の製造が不要となるので製造効率を大
幅に向上でき、半導体集積回路装置間などの信号入出力
のタイミング調整を容易に短時間で行うことができるの
で電子装置の設計を容易化および電子装置の信頼性を向
上することができる。
【図１】本発明の一実施の形態による半導体集積回路装
置のラッチにクロック信号を供給する可変ディレイ回路
およびキャンを行うバウンダリスキャン回路の説明図で
ある。
置のラッチにクロック信号を供給する可変ディレイ回路
およびキャンを行うバウンダリスキャン回路の説明図で
ある。
【図２】本発明の一実施の形態によるグループ化された
ラッチのクロック分配系統の説明図である。
ラッチのクロック分配系統の説明図である。
【図３】本発明の一実施の形態による可変ディレイ回路
の説明図である。
の説明図である。
【図４】本発明の一実施の形態による半導体集積回路装
置が用いて構成された電子装置における信号タイミング
の説明図である。
置が用いて構成された電子装置における信号タイミング
の説明図である。
１ 可変ディレイ回路（第２の遅延手段） ２ 可変ディレイ回路（第１の遅延手段） ３ 可変ディレイ回路（第１の遅延手段） ４ バッファ ５1 〜５N データ入力ラッチ（ラッチ） ６1 〜６N データ出力ラッチ（ラッチ） ７ バウンダリスキャン回路（制御手段） ７ａ 制御フラグ用フリップフロップ ７ｂ 制御部 ８ マイクロコンピュータ ９1 〜９10 メモリ １０ クロック制御ＬＳＩ １１ Ｉ／Ｏインタフェース Ｄ１〜Ｄ４ ディレイ素子 Ｓ セレクタ Ｂ バッファ Ｐ プリント配線基板 ＴＤＩ テストデータ入力 ＴＤＯ テストデータ出力 ＴＭＳ テストモード信号 ＴＣＫ テストクロック ＣＬＫ クロック信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇佐美 正己 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内
Claims (5)
- 【請求項１】 Ｉ／Ｏ端子に設けられたラッチに供給さ
れるクロック信号を制御信号に基づいて任意に遅延する
第１の遅延手段と、前記第１の遅延手段の遅延時間の設
定を行う制御信号を生成する制御手段とを備えたことを
特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記第１の遅延手段を、論理機能別にグループ化
された前記ラッチ毎に設けたことを特徴とする半導体集
積回路装置。 - 【請求項３】 Ｉ／Ｏ端子と接続されていないラッチに
供給されるクロック信号を制御信号に基づいて任意に遅
延する第２の遅延手段と、前記第２の遅延手段の遅延時
間の設定を行う制御信号を生成する制御手段とを備えた
ことを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体集積回路装置において、前記制御手段が、バウンダ
リスキャンを行うバウンダリスキャン回路であることを
特徴とする半導体集積回路装置。 - 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体集積回路装置を用いて電子回路が構成されたことを
特徴とする電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10091063A JPH11289322A (ja) | 1998-04-03 | 1998-04-03 | 半導体集積回路装置および電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10091063A JPH11289322A (ja) | 1998-04-03 | 1998-04-03 | 半導体集積回路装置および電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11289322A true JPH11289322A (ja) | 1999-10-19 |
Family
ID=14016055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10091063A Pending JPH11289322A (ja) | 1998-04-03 | 1998-04-03 | 半導体集積回路装置および電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11289322A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6865705B2 (en) | 2002-02-12 | 2005-03-08 | Hitachi, Ltd. | Semiconductor integrated circuit device capable of switching mode for trimming internal circuitry through JTAG boundary scan method |
| JP2005209168A (ja) * | 2003-12-25 | 2005-08-04 | Hitachi Ltd | 半導体メモリモジュール、メモリシステム、回路、半導体装置、およびｄｉｍｍ |
-
1998
- 1998-04-03 JP JP10091063A patent/JPH11289322A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6865705B2 (en) | 2002-02-12 | 2005-03-08 | Hitachi, Ltd. | Semiconductor integrated circuit device capable of switching mode for trimming internal circuitry through JTAG boundary scan method |
| JP2005209168A (ja) * | 2003-12-25 | 2005-08-04 | Hitachi Ltd | 半導体メモリモジュール、メモリシステム、回路、半導体装置、およびｄｉｍｍ |
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