JP2008084454A - ヒューズ読み出し回路 - Google Patents

Abstract

【課題】ヒューズ回路に情報を効率的に書き込む。
【解決手段】補正用データは、ｑビットのヒューズ回路５０−１〜５０−ｑに書き込まれ、極性反転ビットがヒューズ回路５０−ｑ＋１に書き込まれる。読み出し回路５４は、セレクタ５２を介しヒューズ回路５０−１〜５０−ｑ＋１の情報を順次読み取り、保持回路５８−１〜５８−ｑ＋１に書き込む。保持回路５８−１〜５８−ｑ＋１のデータは極性反転回路６０に供給され、極性反転回路６０は極性反転ビットの状態に基づいて補正データを反転するか否かを制御する。従って、ｑビットの補正データをヒューズ回路５０−１〜５０−ｑに書き込む際に、切断しなければならないヒューズの数が多いときには、極性反転を行うことで、切断しなければならないヒューズの数を少なくすることができる。
【選択図】図５

Description

本発明は、トリミングによって情報が書き換えられる複数のヒューズ回路におけるデータを読み出すヒューズ読み出し回路に関する。

従来より、ヒューズ回路が知られており、半導体集積回路（ＩＣなど）において、内部の設定データを工場出荷前に変更する場合などに利用されている。すなわち、ＩＣの表面にヒューズ回路を形成しておき、これをレーザや大電流などによってトリミングして、ヒューズを切断して情報を書き込む。ＩＣでは、システム立ち上げ時などにヒューズ回路のトリミング状態を読み取り、その結果によって、設定データを変更することができる。

例えば、特許文献１には、抵抗分圧回路を構成する抵抗にヒューズを並列接続し、このヒューズをレーザによって切断することで分圧抵抗回路の抵抗値を調整することが示されている。

特開２００６−７２８６０号公報

ここで、ヒューズ回路は、切断するか、しないかにより、「０」、「１」のデータを書き込むことができる。そこで、ヒューズ回路により、各種のデジタルデータを設定することも行われる。例えば、２つのヒューズ回路を設け、それぞれのヒューズ回路に対しその一端に電圧を印加して電流が流れるか否かでデータを読み出す読み出し回路を設けることで、２ビットのデータを読み出すことができる。

ヒューズ回路により設定するビット数が小さい場合には、このような構成で問題ないが、ビット数が大きくなると、多数のヒューズ回路についてレーザなどで情報を書き込まなければならず、その作業量が多くなってしまう。

一方、大量の設定データの記憶には、不揮発性メモリも広く利用されているが、数１０ビットのデータを記憶のために、不揮発性メモリを用意するのは効率的ではない。

本発明は、複数のデータビットと、１つの極性ビットとを含む複数のヒューズ回路と、前記複数のヒューズ回路の情報を読み出す読み出し回路と、前記読み出し回路により読み出される情報のうちの前記極性ビットの値に応じて、前記複数のデータビットの情報についてそのまままたは反転して出力する極性反転回路と、を有することを特徴とする。

また、前記読み出し回路により読み出された情報を記憶する複数の保持回路をさらに有し、前記読み出し回路により順次読み出された情報を前記複数の保持回路からパラレルで出力して前記極性反転回路に供給することが好適である。

本発明によれば、極性反転ビットを有している。そこで、データビットについての設定に切断を必要とするものが半分以上の場合には、極性反転ビットを切断することで、半分以下にすることが可能であり、ヒューズ回路の大半を切断しなければならないというような事態の発生を避けることができる。

以下、本発明の実施形態について、図面に基づいて説明する。

「実施形態の構成」
ヒューズ回路においては、各種情報を設定することができるが、本実施形態では、液晶表示パネルのソースドライバにおけるＤ／Ａコンバータについての補正データを設定する。

ヒューズに設定された補正データは、システムの立ち上げ時に補正用レジスタに格納される。このため、Ｄ／Ａコンバータは、システムの立ち上げ後には、この補正用レジスタの補正データを参照して動作する。

図５には、ヒューズを用いる補正データ設定用回路の構成が示されている。ここで、液晶表示パネルは通常複数チャネルに分割されており、各チャネルについて別々の補正データが用意される。例えば、補正データが２ビットで、液晶表示パネルが１３チャネルに分割されている場合であれば、２６ビットの補正データがヒューズによって設定されることになる。

図示の例では、補正データはｑビットであるが、ｑ＋１個のヒューズ回路５０（５０−１〜５０−ｑ＋１）が設けられている。ヒューズ回路５０は、レーザ等でヒューズを焼き切るか否かで、０，１のデータが設定されるものである。又、ヒューズ回路５０のうち、ヒューズ回路５０−ｑ＋１は、極性反転用のビットである。この極性反転ビットにより、ｑビットのヒューズ回路５０−１〜５０−ｑの内容を反転するかどうかが決定される。

ヒューズ回路５０−１〜５０−ｑ＋１には、セレクタ回路５２を介し読み出し回路５４が接続されている。読み出し回路５４は、セレクタ回路５２で選択されたヒューズ回路５０のデータを読み出すため、ヒューズ回路５０の読み出しは時分割読み出しとなる。

読み出し回路５４には、セレクタ回路５６を介し、ｑ＋１個の保持回路５８−１〜５８−ｑ＋１が接続されている。従って、読み出し回路５４で読み出されたヒューズ回路５０−１〜５０−ｑ＋１からの読み出しデータが対応する保持回路５８−１〜５８−ｑ＋１にそれぞれ格納される。

保持回路５８の出力は、極性反転回路６０に入力される。この極性反転回路６０は、極性反転ビットの内容に応じて、ｑビットのヒューズ回路５０−１〜５０−ｑからの読み出しデータをそのまままたは反転して出力する。この極性反転回路６０は、例えばｑ個の排他的論理和回路（ＥＸ−ＯＲ）を設け、各排他的論理和回路にｑビットの保持回路５８−１〜５８−ｑからの出力の１つと極性反転ビットを入力することで構成される。これによって、極性反転ビットの状態に応じて、ｑビットのヒューズ回路５０−１〜５０−ｑの読み出しデータが反転されて出力されるか、そのまま出力されるかが決定される。

そして、極性反転回路６０の出力がｑビットの補正データとして、出力される。

図６には、読み出し回路５４における読み出しタイミングを示してある。セレクタ５２，５６を順次切り替え、ヒューズ回路５０から時分割で読み出したｑ＋１ビットのデータが保持回路５８に格納される。

次に、補正データについて説明する。例えば、ヒューズの未切断状態が「１」、切断状態が「０」であって、補正データのビット数が２０ビットと仮定する。次の３つのケースを例示して説明する。
（ケース１）
補正データ：１１１１１１１１１１００１１１１００１１
１の数＝１６，０の数＝４，極性反転ビット切断＝なし。これによって、切断するビット数は、４個となる。
（ケース２）
補正データ：０００１０１１０００００１１１０１０００
１の数＝７，０の数＝１３，極性反転ビット切断＝あり。これによって、切断するビット数は、８個となる。なお、極性反転ビットがない場合には、切断するビット数は１３である。
（ケース３）
補正データ：００００００００００００００００００００
１の数＝０，０の数＝２０，極性反転ビット切断＝あり。これによって、切断するビット数は、１個となる。なお、極性反転ビットがない場合には、切断するビット数は２０である。

このように、本実施形態によれば、ｑビットの補正データの設定に対し、ｑ＋１個のヒューズ回路を用意するが、補正データの内容によりヒューズ切断作業を大幅に減少することができ、効果的な作業が可能となる。

「Ｄ／Ａコンバータの構成」
図１は、上述した補正データを利用するＤ／Ａコンバータの概略構成を示す図である。このＤ／Ａコンバータは、１０ビットのデジタル信号をアナログ信号に変換するもので、複数（ｎ）チャネルの入出力を有している。

まず、１０ビットの入力デジタル信号は、上位８ビットと、下位２ビットに分割されて入力されてくる。

抵抗ストリング１０は、２５６個の抵抗の直列接続からなり、一端は電源に接続され、他端はグランドに接続されている。従って、抵抗ストリング１０の各抵抗の端部である０〜２５６の２５７個の電圧取り出し点から２５６種類のＶＨとＶＬの電圧の組み合わせが得られる。この抵抗ストリング１０の２５７個の電圧取り出し点には、ｎ個のセレクタ１２（１２−１〜１２−ｎ）が接続されている。

そして、各セレクタ１２には、入力デジタル信号の上位８ビットが入力され、この入力信号によりどの２つの電圧取り出し点からの電圧を出力するかが決定される。各セレクタ１２は、入力デジタル信号によって決定される１つの抵抗の両端電圧を選択して出力する。すなわち、入力デジタル信号の上位８ビットで決定される電圧取り出し点及びその１つ上の電圧取り出し点から得られる電圧が選択された両端電圧である。なお、後述するように、所定の複数の抵抗の直列接続の両端電圧を出力するようにしてもよい。

各セレクタ１２の一対の出力ＶＨ、ＶＬは、それぞれバッファアンプ１４Ｈ、１４Ｌにおいて、安定化されて２ビットＤ／Ａコンバータ１６（１６−１〜１６−ｎ）に供給される。この２ビットＤ／Ａコンバータ１６には、入力デジタル信号の下位２ビットが入力されており、入力されてくるＶＨ、ＶＬから４つの電圧を生成し、その内の１つを下位２ビットの入力信号に応じて、選択して出力する。このために、Ｄ／Ａコンバータ１６は４本の抵抗を有し、ＶＨまたはＶＬのいずれかを含む４種類の電圧の内の１つを選択する。本実施形態では、ＶＬを選択したが、ＶＨを選択してもよい。

図２には、セレクタ１２および２ビットＤ／Ａコンバータ１６の構成も示してある。抵抗ストリング１０の各抵抗の両端の電圧取り出し点には、Ｈ用およびＬ用の２つのスイッチ２０Ｈ，２０Ｌがそれぞれ接続されている。また、抵抗ストリング１０の最上位の抵抗の上側にはＨ用のスイッチ２０Ｈのみ、最下位の下側には、Ｌ用のスイッチ２０Ｌのみが接続されている。そして、入力されてくる上位８ビットデータによって、１つのＬ用スイッチ２０Ｌとその上のＨ用スイッチ２０Ｈが選択されることで、上位８ビットデータについて、その上位ビットで特定される範囲を示す出力であるＶＬ、ＶＨが出力される。

また、２ビットＤ／Ａコンバータ１６は、４つの抵抗の直列接続からなる抵抗ストリング２２とセレクタ２４からなっており、ＶＬおよび４つの抵抗同士の接続点がそれぞれセレクタ２４のスイッチ２６に接続され、４つのスイッチ２６を介し出力端に接続されている。そして、スイッチ２６のオンオフは、下位２ビットによって制御される。すなわち、下位２ビットデータの０〜３によって、スイッチ２６の中の１つが選択されオンされ、下位２ビットに対応した電圧が出力される。

上述のように、２ビットＤ／Ａコンバータ１６には、上位８ビットに対応した電圧ＶＨ、ＶＬが供給されており、その電圧ＶＨ、ＶＬ間の下位２ビットによって特定される電圧が出力される。従って、全体として１０ビットのデータに応じたアナログ電圧が出力されることになり、１０ビットのＤ／Ａ変換が行われる。

このように、本構成では、８ビットの抵抗ストリング１０と、２ビットの抵抗ストリング２２を利用することで１０ビットのＤ／Ａ変換を行うことができ、２５６＋４＝２６０本の抵抗により、１０ビットのデジタルデータについてのＤ／Ａ変換が可能になる。このように、抵抗ストリングに用いる抵抗数を少なくすることで、Ｄ／Ａコンバータの幅を小さくすることができる。

「他のＤ／Ａコンバータの構成」
図３には、他のＤ／Ａコンバータの構成例が示されている。この例では、抵抗ストリング１０のセレクタ１２において、それぞれ８つだけ離れたものを選択する。すなわち、上位８ビットで決定される電圧取り出し点から８つ上の取り出し点のスイッチ及び８つ下の取り出し点のスイッチを選択して、選択された電圧をそれぞれＶＨ、ＶＬとする。

そして、２ビットＤ／Ａコンバータ１６は、６４本の抵抗からなる抵抗ストリング２２を有している。この抵抗ストリング２２には、下３２本の抵抗の下側接続点にはＮＭＯＳのスイッチ２６Ｎが接続されており、上２８本の抵抗の下側接続点にはＰＭＯＳのスイッチ２６Ｐが接続されている。そして中間４本の抵抗の下側接続点にはＣＭＯＳのスイッチ２６Ｃが接続されている。

ここで、１０ビットの入力デジタルデータが、０〜３１の範囲の場合には、抵抗ストリング１０においてＬ用スイッチ２０Ｌとして、該当するものより８つ下のスイッチ２０Ｌを選択することができない。そこで、そのようなデータの場合、１０ビットの入力デジタルデータが３２の場合と同様のＬ用スイッチ２０Ｌ、Ｈ用スイッチ２０Ｈを選択するとともにそのデータに対応して下の３２個のＮＭＯＳのスイッチ２６Ｎのいずれか１つが選択される。また、１０ビットの入力デジタルデータが９９２〜１０２３に対しては、１０ビットの入力デジタルデータが９９１の場合と同様の２０Ｌ、２０Ｈを選択するとともにそのデータに対応して４個のＣＭＯＳのスイッチ２６Ｃ及び上の２８個のＰＭＯＳのスイッチ２６Ｐのいずれか１つが選択される。

一方、１０ビットの入力デジタルデータが３２〜９９１の場合には、通常通り、４つのＣＭＯＳのスイッチ２６Ｃのいずれか１つが選択される。すなわち、通常の場合には、入力データの下位２ビットによって、ＣＭＯＳのスイッチ２６Ｃのいずれか１つが選択されて、下位２ビットについてのＤ／Ａ変換が行われ、出力に１０ビットデジタルデータについてのＤ／Ａ変換出力が得られる。

このように、抵抗ストリング１０の出力として、隣接するスイッチ２０Ｈ、２０Ｌではなく、その範囲を広げることにより、出力ＶＨ、ＶＬにおける誤差を比較的小さくして、精度のよいＤ／Ａ変換が行える。また、抵抗ストリング２２においては、通常は、中央の４つの抵抗が利用され、ここにＣＭＯＳのスイッチ２６Ｃを採用することで精度のよい電圧取り出しが行える。

また、上側の２８個および下側の３２個の出力は、中央の４つの出力よりＤ／Ａ変換の精度が悪くなる。そこで、本構成例では、上側および下側の出力を１０ビットＤ／Ａ変換における通常の動作保証範囲外に割り当ててある。もちろん、上側の２８個及び下側の３２個の出力もＣＭＯＳスイッチとすることもできる。

なお、上側に２８個、下側に３２個の抵抗を追加するように構成したが、１６，８，４個などを採用してもよい。

「補正データを利用する構成」
図４には、実施形態の補正データを利用するＤ／Ａコンバータの構成が示されている。この例では、４つの補正用レジスタ３０が設けられている。この補正用レジスタ３０に上述したヒューズによって設定された補正データがロードされる。

抵抗ストリング２２は、入力データの下位２ビットにより選択されるスイッチ２６Ｃを１６個有している。すなわち、上述の図３の例において、１０ビットのデジタルデータが３２〜９９５の場合では、入力データの下位２ビットによって選択されるのは４つの抵抗に接続される４つのＣＭＯＳのスイッチ２６Ｃの１つであったが、この実施例ではＰＭＯＳのスイッチ２６Ｐ及びＮＭＯＳのスイッチ２６Ｎのうち、中央部分にある一部をＣＭＯＳのスイッチ２６Ｃとしている。

例えば、抵抗ストリング２２には下２４本の抵抗の下側接続点にはＮＭＯＳのスイッチ２６Ｎが接続されており、上２４本の抵抗の下側接続点にはＰＭＯＳのスイッチ２６Ｐが接続される。そして中間１６本の抵抗の下側接続点にはＣＭＯＳのスイッチ２６Ｃが接続されている。

この実施例では、入力データの下位２ビットによって１６個のＣＭＯＳスイッチ２６Ｃの内の４つずつのいずれかが選択される。すなわち、入力データの下位ビットが“００”の場合は、Ｖ₀₁、Ｖ₀₂、Ｖ₀₃、Ｖ₀₄が取り出し電圧として、選択され、入力データの下位ビットが“０１”の場合は、Ｖ₁₁、Ｖ₁₂、Ｖ₁₃、Ｖ₁₄が取り出し電圧として、選択され、入力データの下位ビットが“１０”の場合は、Ｖ₂₁、Ｖ₂₂、Ｖ₂₃、Ｖ₂₄が取り出し電圧として、選択され、入力データの下位ビットが“１１”の場合は、Ｖ₃₁、Ｖ₃₂、Ｖ₃₃、Ｖ₃₄が取り出し電圧として、選択される。また、補正用レジスタ３０によって、補正用スイッチ３２−１、３２−２、３２−３、３２−４のいずれかが選択される。これにより入力データの下位２ビットで選択された４つの取り出し電圧のうちの１つが補正用スイッチで選択されて出力されることになる。具体的に説明すると、入力データの下位２ビットが“００”で補正用スイッチ３２−１が選択された場合、Ｖ０１が出力される。

このように、本構成例では、入力データの下位２ビットによって、直列接続されている１６個の抵抗の４つおきに接続される４つのスイッチ２６Ｃが選択され、この４つのスイッチ２６Ｃの出力の内の１つが補正データによって制御される補正用スイッチ３２によって選択される。従って、２ビットの補正用データによって、入力データのＬＳＢに対する出力を下位２ビット分ずつずらすことができる。

なお、本実施形態では、下位２ビットデータを４ビット分ずつずらすことで出力されるデータを補正したが、上位８ビットデータを１ビット分ずらすことで、同程度の補正を行うことができる。この場合、２ビットＤ／Ａコンバータ１６を構成する６４本の抵抗のうち中央の４本の抵抗にのみＣＭＯＳスイッチ２６を接続すればよい。

実施形態の構成を示す図である。 実施形態の詳細構成を示す図である。 他の実施形態の構成を示す図である。 補正データによる補正の構成を示す図である。 ヒューズ回路を用いる補正の構成を示す図である。 ヒューズ回路の読み出しを説明する図である。

符号の説明

１０，２２ 抵抗ストリング、１２，２４ セレクタ、１４ バッファアンプ、１６ Ｄ／Ａコンバータ、２０，２６ スイッチ、３０ 補正用レジスタ、３２ 補正用スイッチ、５０ ヒューズ回路、５２，５６ セレクタ回路、５４ 読み出し回路、５８ 保持回路、６０ 極性反転回路。

Claims (2)

1. 複数のデータビットと、１つの極性ビットとを含む複数のヒューズ回路と、
   前記複数のヒューズ回路の情報を読み出す読み出し回路と、
   前記読み出し回路により読み出される情報のうちの前記極性ビットの値に応じて、前記複数のデータビットの情報についてそのまままたは反転して出力する極性反転回路と、
   を有することを特徴とするヒューズ読み出し回路。
2. 請求項１に記載のヒューズ読み出し回路において、
   前記読み出し回路により読み出された情報を記憶する複数の保持回路をさらに有し、
   前記読み出し回路により順次読み出された情報を前記複数の保持回路からパラレルで出力して前記極性反転回路に供給することを特徴とするヒューズ読み出し回路。

Images