JP4012215B2 - デジタル／アナログコンバータおよびこれを利用したディスプレイ - Google Patents

Description

本発明は、デジタル／アナログコンバータに関し、特に、電流駆動型の温度計コードを用いたデジタル／アナログコンバータに関するものである。

有機発光ダイオード（Ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ ＝ ＯＬＥＤ）ディスプレイは、近年発展の目覚しいフラットディスプレイの１つである。有機発光ダイオードの輝度は流れる電流の大きさに比例するため、電流の大きさが直接、ＯＬＥＤディスプレイの表示均一性に影響する。よって、ディスプレイ内の電流駆動の構成に改善を加えれば、表示均一性も改善を得ることとなる。このことから電流駆動型デジタル／アナログコンバータの優劣は、電流出力の質、ひいては画質に直に影響を与える。例えば、温度計コード（ｔｈｅｒｍｏｍｅｔｅｒ ｃｏｄｅ）を用いたデジタル／アナログコンバータは、電流駆動型のコンバータであり、応答が早く、電流出力の精度が高いといった長所を有している。よって、このタイプの電流式デジタル／アナログコンバータを利用すれば、理想的な電流出力を得ることが可能になる。しかし、この種の回路には、各電流源がオンとなっている時間、つまり作動時間（ｏｐｅｒａｔｉｏｎａｌ ｄｕｒａｔｉｏｎ）にバラツキがあるという欠点がある。具体的には以下のとおりである。

図１Ａ〜図１Ｄは、従来技術による４−ビットの温度計コードを用いたデジタル／アナログコンバータの電流出力を説明する図である。図１Ａ〜１Ｄにおけるデジタル入力データは、（００００）、（０００１）、（１０００）および（１１１１）である。図中、電流を出力すべくオンとされた電流源には影を付けてある。図１Ａ〜１Ｄを見れば分かるように、デジタル入力データが（００００）である場合を除いて、電流源１０１は常にオン状態にあり、一方、デジタル入力データが（１１１１）である場合を除いて、電流源１１６は常にオフ状態にある。このような従来技術による電流駆動の構成において、電流源１０１を形成する薄膜トランジスタは、電流ストレス（ｃｕｒｒｅｎｔ ｓｔｒｅｓｓ）の影響を最も受け易く、こうした事態は、デバイス性能の劣化、およびデジタル／アナログコンバータの誤動作を招いてしまう。

図２Ａは、６−ビットの温度計コードを用いたデジタル／アナログコンバータを説明する概略図である。この温度計コードを用いたデジタル／アナログコンバータは、デジタルデータ入力手段Ｂ１〜Ｂ６、行デコーダ手段２０２、列デコーダ２０４および電流セルアレイ２０６から構成されている。デジタルデータ入力Ｂ１〜Ｂ６は、６−ビットデジタル入力データの最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）までをそれぞれ表わしている。行デコーダ２０２は、ビットＢ１〜Ｂ３をデコードし、信号Ｃ１〜Ｃ７を出力する。列デコーダ２０４は、ビットＢ４〜Ｂ６をデコードし、信号Ｒ２〜Ｒ８を出力する。Ｒ１は、所定の高電圧レベルであり、一方、Ｃ８およびＲ９は、所定の低電圧レベルである。電流セルアレイ２０６は、６４個の電流セルＡ（１，１）〜Ａ（８，８）からなっている。図２Ｂに示されるように、各電流セルＡ（１，１）〜Ａ（８，８）は、カレントミラーＣＭＲおよび論理ゲートＬＧをそれぞれ有している。論理ゲートＬＧは、Ｃ＿Ｎで示される信号Ｃ１〜Ｃ８のうちの１つと、Ｒ＿ＮおよびＲ＿Ｎ＋１で示される信号Ｒ１〜Ｒ９のうちの２つとを受け取ってから、カレントミラーＣＭＲのオン／オフを制御すべく論理信号を出力する。

次に、６ビット−デジタル入力データ（０１１１１０）を例に挙げて、図２Ａに示される電流セルアレイ２０６の動作を説明する。図において影を付けた３０個の電流セルはオンであり、他のセルはオフであって電流を出力していない。図１についてした説明から理解されるように、電流セルＡ（１，１）は、最も頻繁にオンとされるセルである。言い換えれば、電流セルＡ（１，１）は、電流ストレスを最も頻繁に受けるセルであるということができる。このような状況で動作を続ければ、結果としてデバイス特性が劣化し、ひいては電流が正常に出力されなくなってしまう。
米国特許第６３５９４６７号明細書 米国特許第６５６７３０４号明細書 台湾公告第５２９２９９号公報 台湾公告第４６６８７０号公報

上述の問題に鑑みて、本発明の目的は、各電流セルの作動時間（ｏｐｅｒａｔｉｏｎａｌ ｄｕｒａｔｉｏｎ）を略均一にすることで、電流ストレスによる影響を低減して薄膜素子の寿命を延長させることのできる、温度計コードを用いたデジタル／アナログコンバータを提供することにある。

本発明は、デジタルデータ入力手段、前記デジタルデータ入力に電気的に接続する行デコーダ、前記デジタルデータ入力に電気的に接続する列デコーダ、前記行デコーダに電気的に接続する行再配列回路（ｃｏｌｕｍｎ ｒｅ−ｑｕｅｕｉｎｇ ｃｉｒｃｕｉｔ）、前記列デコーダに電気的に接続する列再配列回路（ｒｏｗ ｒｅ−ｑｕｅｕｉｎｇ ｃｉｒｃｕｉｔ）、および、前記行再配列回路と前記列再配列回路に電気的に接続する複数の電流セル、から構成されるデジタル／アナログコンバータに関する。

前記行再配列回路および前記列再配列回路が、対応する行デコード化データおよび列デコード化データのビットの順序を逆にする双方向回路であることが好ましい。

各前記電流セルが電流源および内部論理ゲートをそれぞれ備え、前記内部論理ゲートは、前記行再配列回路から行再配列デコード化データを受け取って、前記電流源のオン／オフを制御すべく論理信号を供給するように構成されていることが好ましい。

前記行再配列デコード化データのスイッチングを行って、対応する前記電流セルにおける前記内部論理ゲートを制御するスイッチモジュールをさらに備えることが好ましい。このスイッチモジュールが、前記電流セルおよび前記行再配列回路に電気的に接続されることが好ましい。さらに、前記スイッチモジュールに電気的に接続するスイッチ信号発生器を備えることが好ましい。

各電流セルは、電流源および内部論理ゲートをそれぞれ備え、前記内部論理ゲートは、前記列再配列回路から列再配列デコード化データを受け取って、前記電流源のオン／オフを制御すべく論理信号を供給するように構成されていることが好ましい。前記列再配列デコード化データのスイッチングを行って、対応する前記電流セルにおける前記内部論理ゲートを制御するスイッチモジュールをさらに備えることが好ましい。このスイッチモジュールが、前記電流セルおよび前記列再配列回路に電気的に接続されることが好ましい。さらに、スイッチモジュールに電気的に接続するスイッチ信号発生器を備えることが好ましい。 そして、電流セルがマトリクス状に配列していることが好ましい。

また、本発明は、複数の画素が形成されたパネル、前記画素の各列を順次駆動するように構成されたスキャンドライバ、および、前記画素の各行にデータ信号を供給するように構成された、請求項１に記載のデジタル／アナログコンバータを備えるデータドライバ、から構成されるディスプレイに関する。

さらに、本発明は、デジタル入力をアナログ出力に変換するデジタル／アナログ変換方法であって、行および列デジタル入力データを供給する工程、前記行および列デジタル入力データをデコードして行デコード化データおよび列デコード化データを供給する工程、前記行および列デコード化データを並び替えて、行再配列デコード化データおよび列再配列デコード化データとする工程、ならびに、前記行または列再配列デコード化データに基づき、異なる周期ごとにそれぞれ所定の順序で複数の電流セルをスイッチングする工程、からなり、全ての前記周期に対応する前記順序が全て同じではないデジタル／アナログ変換方法に関する。

複数の電流セルをスイッチングする工程が、前記電流セルを、第１の周期に第１の順序でオンにし、かつ、第２の周期には第２の順序でオンにする工程をさらに含むことが好ましい。前記第１の順序と前記第２の順序とが逆であることが好ましい。また、前記第１の順序と前記第２の順序とが異なっていることが好ましい。前記電流セルを制御すべく、前記再配列デコード化データに基づいて論理信号を供給する工程をさらに含むことが好ましい。

本発明に係るデジタル／アナログコンバータによれば、ＯＬＥＤディスプレイの垂直スタートパルスＳＴＶと水平スタートパルスＳＴＨを利用してスイッチ信号を作ることができ、このスイッチ信号により、行デコーダと列デコーダの出力データを並び替えることが可能となるため、デジタル／アナログコンバータにおける各電流セルの作動時間が略等しいものとなって、回路の寿命が延長されるという効果が奏されると共に、デジタル／アナログコンバータの出力精度と信頼性が向上する。

本発明における、一の実施形態によるデジタル／アナログコンバータは、デジタルデータ入力手段、行デコーダ、列デコーダ、再配列回路（ｒｅ−ｑｕｅｕｉｎｇ ｃｉｒｃｕｉｔ）および複数の電流セルから構成される。デジタルデータ入力はデジタル入力データを受け取る。デコーダは、該デジタル入力データをデコードしてデコード化データ（ｄｅｃｏｄｅｄ ｄａｔｅ）を生成する。再配列回路は、該デコード化データのビットの順序を変更してから再配列データ（ｒｅ−ｑｕｅｕｅｄ ｄａｔｅ）を出力する。各電流セルは、電流源と内部論理ゲートをそれぞれ備えており、内部論理ゲートは、該再配列データに基づいて、電流源に電流を出力させるか否かを決定する。

また、この実施形態によるディスプレイはＯＬＥＤディスプレイであり得、画素アレイ、スキャンドライバおよびデータドライバを備えてなる。スキャンドライバは、画素アレイにおける所定の画素の列を順次オンにする。データドライバは、デジタル／アナログコンバータを備える。該デジタル／アナログコンバータは、デジタルデータ入力、行デコーダ、列デコーダ、行または列の再配列回路および複数の電流セルから構成される。デジタルデータ入力は、行または列デジタル入力データを受け取る。行または列デコーダは、該行または列デジタル入力データをデコードして行または列デコード化データを生成する。行または列の再配列回路は、該行または列デコード化データにおけるビットの順序を変更してから、行または列再配列データを出力する。各電流セルは、電流源と内部論理ゲートをそれぞれ備えており、内部論理ゲートは、該行または列再配列データに基づいて、電流源に電流の出力を行わせるか否かを決定する。

本発明に係るデジタル／アナログコンバータによれば、ＯＬＥＤディスプレイの垂直スタートパルスＳＴＶと水平スタートパルスＳＴＨを利用してスイッチ信号を作ることができ、行デコーダおよび列デコーダによって生成された出力データを、このスイッチ信号に基づいて再配列することが可能となる。これによって、デジタル／アナログコンバータにおける各電流セルの作動期間（ｏｐｅｒａｔｉｏｎａｌ ｄｕｒａｔｉｏｎ）が略均一になり、ひいては回路の寿命延長を図ることができると共に、デジタル／アナログコンバータの出力精度および信頼性も高まる。

図３に示すのは、本実施形態によるデジタル／アナログコンバータの概略図である。このデジタル／アナログコンバータは、デジタルデータ入力Ｂ１〜Ｂ６、行デコーダ３０２、列デコーダ３０４および電流セルアレイ３０６、スイッチ信号発生器３０８、列再配列回路（ｒｏｗ ｒｅ−ｑｕｅｕｉｎｇ ｃｉｒｃｕｉｔ）３１０、行再配列回路（ｃｏｌｕｍｎ ｒｅ−ｑｕｅｕｉｎｇ ｃｉｒｃｕｉｔ）３１１、第１の論理ゲート３１２、第２の論理ゲート３１３、およびスイッチモジュール３１４から構成される。デジタルデータ入力Ｂ１〜Ｂ６は、６−ビット入力データの最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）をそれぞれ表わしている。行デコーダ３０２は、行デジタル入力データであるビットＢ１〜Ｂ３をデコードして、行デコード化データである信号Ｃ１〜Ｃ７を出力する。列デコーダ３０４は、列デジタル入力データであるビットＢ４〜Ｂ６をデコードして、列デコード化データである信号Ｒ２〜Ｒ８を出力する。図３Ａにおいて、Ｒ１は所定の高電圧レベルであり、Ｃ８およびＲ９は所定の低電圧レベルであってここではグランドで示してある。

スイッチ信号発生器３０８は、入力信号ＳＴＸを受け取る。この入力信号ＳＴＸは垂直スタートパルスＳＴＶまたは水平スタートパルスＳＴＨのいずれかであり得る。そして、スイッチ信号発生器３０８の出力する信号は、相補信号（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｓｉｇｎａｌ）Ｂｉ＿ｄｉｒおよびＸＢｉ＿ｄｉｒである。列再配列回路３１０および行再配列回路３１１は、この信号Ｂｉ＿ｄｉｒにより制御される。これら再配列回路の主な機能は、信号Ｂｉ＿ｄｉｒに基づいて信号Ｃ１〜Ｃ８およびＲ１〜Ｒ９を並び替えてから、行再配列デコード化データであるＣ１’〜Ｃ８’、および列再配列デコード化データであるＲ１’〜Ｒ７’を出力することである。より明確に言うと、列再配列回路３１０と行再配列回路３１１は、信号Ｂｉ＿ｄｉｒに基づいて信号Ｃ１〜Ｃ８およびＲ１〜Ｒ９の順序を逆にする双方向回路（ｂｉ−ｄｉｒｅｃｔｉｏｎａｌ ｃｉｒｃｕｉｔ）である。スイッチモジュール３１４は、信号Ｂｉ＿ｄｉｒおよびＸＢｉ＿ｄｉｒに制御されるスイッチＳＷ−１〜ＳＷ−８からなる。スイッチＳＷ−２〜ＳＷ−７の各々は、信号Ｂｉ＿ｄｉｒに基づき、信号Ｒ１’〜Ｒ７’のうち２つの信号をスイッチングしてから、そのスイッチングされた信号を、２列目から７列目の電流セルにおける内部論理ゲートに供給する。同じように、スイッチＳＷ−１は、信号Ｂｉ＿ｄｉｒに基づいて、信号Ｒ１’および第１の論理ゲート３１２の出力信号をスイッチングしてから、そのスイッチングされた信号を、１列目の電流セルにおける内部論理ゲートに供給し、スイッチＳＷ−８は、信号Ｂｉ＿ｄｉｒに基づいて、信号Ｒ７’および第２の論理ゲート３１３の出力信号をスイッチングしてから、そのスイッチングされた信号を、８列目の電流セルにおける内部論理ゲートに供給する。また、スイッチモジュール３１４は、行再配列回路３１１および電流セルアレイに接続されていてもよい。第１の論理ゲート３１２は、信号Ｂｉ＿ｄｉｒを受け取ってから、スイッチＳＷ−１に所定の信号を出力する。また、第２の論理ゲート３１３は、信号Ｂｉ＿ｄｉｒを受け取ってから、スイッチＳＷ−８の別な信号を出力する。

電流セルアレイ３０６は、６４個のユニット電流セルＡ（１，１）〜Ａ（８，８）からなっている。各電流セルＡ（１，１）〜Ａ（８，８）は、図３Ｂに示されるように、カレントミラーＣＭＲおよび内部論理ゲートＬＧをそれぞれ備える。このうち内部論理ゲートＬＧは、スイッチのうちの１つに与えられた２つのスイッチングされた信号と、行再配列回路３１１に与えられた出力信号Ｃ１’〜Ｃ８’のうち１つの信号とを受け取って、カレントミラーＣＭＲのオン／オフを制御すべく論理信号を出力する。

なお、本発明の実施形態によるデジタル／アナログコンバータの入力は、６−ビットの信号に限定されることはないという点に注意されたい。さらに、電流セルがアレイ状に配置されていなくても構わない。
図４Ａに示すのは、各信号の出力波形シミュレーション図である。Ｖ（ＳＴＨ）は水平スタートパルスの電圧を、Ｖ（ＢＩ＿ＤＩＲ）はスイッチ信号発生器により生成された信号Ｂｉ＿ｄｉｒの電圧を、Ｖ（Ｂ１）〜Ｖ（Ｂ６）は、６−ビットデジタル入力データの電圧を、Ｖ（Ｃ＿１）〜Ｖ（Ｃ＿７）およびＶ（Ｒ＿１）〜Ｖ（Ｒ＿７）は、行再配列回路３１０と列再配列回路３１１とによってそれぞれ生成された再配列デコード化データの電圧を表わす。水平スタートパルスによって規定される各周期において、再配列デコード化データのスイッチング順序はそれぞれそれぞれ異なっている。その結果として、アナログ電流出力が図４Ｂに示すとおりとなる。周期Ａにおいて、Ｖ（ＢＩ＿ＤＩＲ）が高電圧レベルであるときに、電流セルアレイにおける電流セルは、実線の矢印で示される順序でオンになる。また、周期Ｂにおいて、Ｖ（ＢＩ＿ＤＩＲ）が低電圧レベルであるときに、電流セルアレイにおける電流セルは、破線の矢印で示される順序でオンになる。このようであるので、デジタル／アナログコンバータにおける各電流セルの作動時間（ｏｐｅｒａｔｉｏｎａｌ ｄｕｒａｔｉｏｎ）を略均一にできることとなる。したがって、電流ストレスが薄膜素子に与える影響が低減されて、回路寿命の延長が図られる。

図５に示すのは、本実施形態によるディスプレイである。ディスプレイ５００は、画素アレイ５１０、スキャンドライバ５２０、およびデータドライバ５３０を含んでいる。より具体的に言うと、ディスプレイ５００はＯＬＥＤディスプレイであり得る。スキャンドライバ５２０は、画素アレイ５１０における画素の列を順次オンにするものである。データドライバ５３０は、デジタル／アナログコンバータ５４０を備えている。このデジタル／アナログコンバータは、図３ＡおよびＢで示したのと同じものであって、デジタルデータ入力、行デコーダ、列デコーダ、再配列回路および複数の電流セルから構成される。デジタルデータ入力はデジタル入力データを受け取る。デコーダは該デジタル入力データをデコードしてからデコード化データを生成する。再配列回路は該デコード化データにおけるビットの順序を変更して再配列デデータを出力する。各電流セルは電流源と内部論理ゲートをそれぞれ含んでおり、内部論理ゲートは、該再配列データに基づいて、電流源に電流を出力させるか否かを決定する。

本発明の実施形態によるデジタル／アナログコンバータによれば、ＯＬＥＤディスプレイの垂直スタートパルスＳＴＶと水平スタートパルスＳＴＨを利用してスイッチ信号を作ることができ、このスイッチ信号により、行デコーダと列デコーダの出力データを再配列することが可能となる。これによって、デジタル／アナログコンバータにおける各電流セルの作動時間が略均一となり、回路の寿命が延長されるという効果が奏される。また、本発明の実施形態によるデジタル／アナログコンバータによれば、出力の精度と信頼性の向上も達成される。
本発明を好ましい実施形態によって以上のように開示したが、これは本発明を限定しようとするものではなく、当業者であれば、本発明の精神と範囲を逸脱しない限りにおいて変更および修飾を施すことができる。よって、本発明の保護範囲は、添付の特許請求の範囲で定義されたものが基準とされる。

従来技術による４−ビットの温度計コードを用いたデジタル／アナログコンバータの電流出力を説明する図である。 従来技術による４−ビットの温度計コードを用いたデジタル／アナログコンバータの電流出力を説明する図である。 従来技術による４−ビットの温度計コードを用いたデジタル／アナログコンバータの電流出力を説明する図である。 従来技術による４−ビットの温度計コードを用いたデジタル／アナログコンバータの電流出力を説明する図である。 従来技術による６−ビットの温度計コードを用いたデジタル／アナログコンバータの概略図である。 図２Ａにおける電流セルの構成図である 本発明の１実施形態によるデジタル／アナログコンバータの概略図である。 図３Ａにおける電流セルの構成図である。 各種信号の出力波形シミュレーション図である。 図４Ａにおける信号に対応するアナログ電流出力を示す図である。 本発明の１実施形態によるデジタル／アナログコンバータを備えたディスプレイを示す概略図である。

符号の説明

３０２ 行デコーダ
３０４ 列デコーダ
３０６ 電流セルアレイ
３０８ スイッチ信号発生器
３１０ 列再配列回路
３１１ 行再配列回路
３１２ 第１の論理ゲート
３１３ 第２の論理ゲート
３１４ スイッチモジュール
ＣＭＲ カレントミラー
ＬＧ 論理ゲート
Ｖ（ＳＴＨ） 水平スタートパルス信号の電圧
Ｖ（ＢＩ＿ＤＩＲ） スイッチ信号発生器により生成された信号Ｂｉ＿ｄｉｒの電圧
Ｖ（Ｂ１）〜Ｖ（Ｂ６） デジタル入力データの電圧
Ｖ（Ｃ＿１）〜Ｖ（Ｃ＿７） 再配列回路によって生成された行再配列デコード化信号の電圧
Ｖ（Ｒ＿１）〜Ｖ（Ｒ＿７） 再配列回路によって生成された列再配列デコード化信号の電圧
５００ ディスプレイ
５１０ 画素アレイ
５２０ スキャンドライバ
５３０ データドライバ
５４０ デジタル／アナログコンバータ

Claims (13)

1. デジタルデータ入力手段、
   前記デジタルデータ入力手段に電気的に接続する行デコーダ、
   前記デジタルデータ入力手段に電気的に接続する列デコーダ、
   前記行デコーダに電気的に接続する行再配列回路（ｃｏｌｕｍｎ ｒｅ−ｑｕｅｕｉｎｇ ｃｉｒｃｕｉｔ）、
   前記列デコーダに電気的に接続する列再配列回路（ｒｏｗ ｒｅ−ｑｕｅｕｉｎｇ ｃｉｒｃｕｉｔ）、および、
   前記行再配列回路と前記列再配列回路とに電気的に接続する複数の電流セル、
   から構成され、
   前記行再配列回路および前記列再配列回路が、対応する行デコード化データおよび列デコード化データのビットの順序を、周期的に逆に変更する双方向回路（ｂｉ−ｄｉｒｅｃｔｉｏｎ ｃｉｒｃｕｉｔ）であることを特徴するデジタル／アナログコンバータ。
2. 前記電流セルが電流源および内部論理ゲートをそれぞれ備え、
   前記内部論理ゲートは、前記行再配列回路から行再配列デコード化データを受け取って、前記電流源のオン／オフを制御すべく論理信号を供給するように構成されている請求項１に記載のデジタル／アナログコンバータ。
3. 前記行再配列デコード化データのスイッチングを行って、対応する前記電流セルにおける前記内部論理ゲートを制御するスイッチモジュールをさらに備える請求項２に記載のデジタル／アナログコンバータ。
4. 前記スイッチモジュールが、前記電流セルおよび前記行再配列回路に電気的に接続される請求項３に記載のデジタル／アナログコンバータ。
5. 前記スイッチモジュールに電気的に接続するスイッチ信号発生器をさらに備える請求項４に記載のデジタル／アナログコンバータ。
6. 前記電流セルが電流源および内部論理ゲートをそれぞれ備え、
   前記内部論理ゲートは、前記列再配列回路から列再配列デコード化データを受け取って、前記電流源のオン／オフを制御すべく論理信号を供給するように構成されている請求項１に記載のデジタル／アナログコンバータ。
7. 前記列再配列デコード化データのスイッチングを行って、対応する前記電流セルにおける前記内部論理ゲートを制御するスイッチモジュールをさらに備える請求項６に記載のデジタル／アナログコンバータ。
8. 前記スイッチモジュールが、前記電流セルおよび前記列再配列回路に電気的に接続される請求項７に記載のデジタル／アナログコンバータ。
9. 前記スイッチモジュールに電気的に接続するスイッチ信号発生器をさらに備える請求項８に記載のデジタル／アナログコンバータ。
10. 前記電流セルがマトリクス状に配列している請求項１〜請求項９いずれかに記載のデジタル／アナログコンバータ。
11. 複数の画素が形成されたパネル、
    前記画素の各列を順次駆動するように構成されたスキャンドライバ、および、
    前記画素の各行にデータ信号を供給するように構成された、請求項１〜請求項１０いずれかに記載のデジタル／アナログコンバータを備えるデータドライバ、
    から構成されることを特徴とするディスプレイ。
12. デジタル入力をアナログ出力に変換する方法であって、
    行および列デジタル入力データを供給する工程、
    前記行および列デジタル入力データをデコードして行デコード化データおよび列デコード化データを供給する工程、
    前記行および列デコード化データを並び替えて、行再配列デコード化データおよび列再配列デコード化データとする工程、ならびに、
    前記行または列再配列デコード化データに基づき、異なる周期ごとにそれぞれ所定の順序で複数の電流セルをスイッチングする工程、からなり、
    前記複数の電流セルをスイッチングする工程が、前記電流セルを、第１の周期に第１の順序でオンにし、かつ、第２の周期には第２の順序でオンにする工程を含み、
    前記行再配列デコード化データとする工程および前記列再配デコード化データとする工程を、周期的に行うことにより、前記第１の順序と前記第２の順序とが逆であることを特徴とするデジタル／アナログ変換方法。
13. 前記電流セルを制御すべく、前記再配列デコード化データに基づいて論理信号を供給する工程をさらに含む請求項１２に記載のデジタル／アナログ変換方法。