JPH08181277A - 調整回路及びその調整回路の調整方法 - Google Patents
調整回路及びその調整回路の調整方法Info
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- JPH08181277A JPH08181277A JP31881894A JP31881894A JPH08181277A JP H08181277 A JPH08181277 A JP H08181277A JP 31881894 A JP31881894 A JP 31881894A JP 31881894 A JP31881894 A JP 31881894A JP H08181277 A JPH08181277 A JP H08181277A
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Abstract
(57)【要約】
【目的】 実装後に抵抗の抵抗値を調整する。
【構成】 本体回路１に接続されて回路特性を調整する
調整回路２であって、抵抗R1〜R3と、抵抗R1〜R3のそれ
ぞれに並列に接続されたＥＥＰＲＯＭQe1 〜Qe3とを備
えた調整部３と、その調整部３の両端に接続され、本体
回路１への調整部３の接続状態を制御するNMOSトランジ
スタQs1 ，Qs2 とを備えた。 【効果】 本体回路１に悪影響を与えずに、ＥＥＰＲＯ
ＭQe1 〜Qe3 にデータを書き込むことによって、抵抗R1
〜R3の組み込み、または、バイパスを設定できる。
調整回路２であって、抵抗R1〜R3と、抵抗R1〜R3のそれ
ぞれに並列に接続されたＥＥＰＲＯＭQe1 〜Qe3とを備
えた調整部３と、その調整部３の両端に接続され、本体
回路１への調整部３の接続状態を制御するNMOSトランジ
スタQs1 ，Qs2 とを備えた。 【効果】 本体回路１に悪影響を与えずに、ＥＥＰＲＯ
ＭQe1 〜Qe3 にデータを書き込むことによって、抵抗R1
〜R3の組み込み、または、バイパスを設定できる。
Description
【０００１】
【産業上の利用分野】本発明は、実装後に半導体集積回
路の回路特性の調整を可能にする調整回路の構造及びそ
の調整回路の調整方法に関するものである。
路の回路特性の調整を可能にする調整回路の構造及びそ
の調整回路の調整方法に関するものである。
【０００２】
【従来の技術】アナログ回路などでは、その回路の特性
が所望の値となるように、抵抗の抵抗値またはコンデン
サの容量を調整することが必要になるが、半導体基板上
に、それらの素子を形成する場合、それらの素子は、配
線工程までにすでに半導体基板の中に作りこまれること
になるので、回路完成後に特性を確認して、これらの受
動素子のパラメーターを調整するということは不可能で
あった。従って、このようなアナログ回路を設計するに
は、半導体基板に形成された回路の特性を測定してみ
て、もし仕様に合わないならば、もう一度、レイアウト
から再検討を行う必要があり、開発に時間がかかるとい
う問題点があった。
が所望の値となるように、抵抗の抵抗値またはコンデン
サの容量を調整することが必要になるが、半導体基板上
に、それらの素子を形成する場合、それらの素子は、配
線工程までにすでに半導体基板の中に作りこまれること
になるので、回路完成後に特性を確認して、これらの受
動素子のパラメーターを調整するということは不可能で
あった。従って、このようなアナログ回路を設計するに
は、半導体基板に形成された回路の特性を測定してみ
て、もし仕様に合わないならば、もう一度、レイアウト
から再検討を行う必要があり、開発に時間がかかるとい
う問題点があった。
【０００３】
【発明が解決しようとする課題】上記の問題点を解決す
る方法として、予め、複数の受動素子を配線で並列に繋
いだ回路を半導体基板に作り込んでおき、配線工程の後
に回路特性を測定しながら、余分な配線をレーザーカッ
ター等で切断して回路特性を調整するという方法もある
が、この方法では調整に手間がかかる上に、配線を物理
的に破壊するので、半導体集積回路の信頼性が低くなる
という問題点があった。
る方法として、予め、複数の受動素子を配線で並列に繋
いだ回路を半導体基板に作り込んでおき、配線工程の後
に回路特性を測定しながら、余分な配線をレーザーカッ
ター等で切断して回路特性を調整するという方法もある
が、この方法では調整に手間がかかる上に、配線を物理
的に破壊するので、半導体集積回路の信頼性が低くなる
という問題点があった。
【０００４】また、半導体集積回路の、調整したい受動
素子を接続する回路部分から外部に配線を引き出してお
き、その配線に外付けの受動部品を接続することによっ
て、実装後に回路特性の調整を行うという方法も考えら
れるが、外付けの部品点数が増え、コストアップになっ
てしまう短所があった。
素子を接続する回路部分から外部に配線を引き出してお
き、その配線に外付けの受動部品を接続することによっ
て、実装後に回路特性の調整を行うという方法も考えら
れるが、外付けの部品点数が増え、コストアップになっ
てしまう短所があった。
【０００５】このように、従来の、実装後に受動素子の
パラメーターを調整する方法は、信頼性に問題があった
り、外付けの部品が必要でコスト高になるという問題点
があった。
パラメーターを調整する方法は、信頼性に問題があった
り、外付けの部品が必要でコスト高になるという問題点
があった。
【０００６】本発明は上記課題に鑑みなされたもので、
その目的とするところは、信頼性の低下を招かずに実装
後に容易に受動素子のパラメーターを調整することがで
きる調整回路の構造及びその調整回路の調整方法を提供
することにある。
その目的とするところは、信頼性の低下を招かずに実装
後に容易に受動素子のパラメーターを調整することがで
きる調整回路の構造及びその調整回路の調整方法を提供
することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の調整回路は、本体回路に接続されて
回路特性を調整する調整回路であって、調整用受動素
子、または、前記調整用受動素子と不揮発性メモリ素子
との並列回路、または、前記調整用受動素子と不揮発性
メモリ素子との直列回路を備えた調整部と、その調整部
の少なくとも一端に接続され、前記本体回路への前記調
整部の接続状態を制御する接続制御部とを備えたことを
特徴とするものである。
め、請求項１記載の調整回路は、本体回路に接続されて
回路特性を調整する調整回路であって、調整用受動素
子、または、前記調整用受動素子と不揮発性メモリ素子
との並列回路、または、前記調整用受動素子と不揮発性
メモリ素子との直列回路を備えた調整部と、その調整部
の少なくとも一端に接続され、前記本体回路への前記調
整部の接続状態を制御する接続制御部とを備えたことを
特徴とするものである。
【０００８】また、請求項２記載の調整回路の調整方法
は、請求項１記載の調整回路で、前記接続制御部により
前記調整部の少なくとも一端を前記本体回路から切り離
した後、前記不揮発性メモリ素子の書き込み電圧の高電
位側電位を、前記調整部の少なくとも一端に印加すると
共に、低インピーダンス状態とする前記不揮発性メモリ
素子のゲートに前記書き込み電圧の低電位側電位を印加
する工程、または、前記書き込み電圧の低電位側電位
を、前記調整部の少なくとも一端に印加すると共に、高
インピーダンス状態とする前記不揮発性メモリ素子のゲ
ートに前記書き込み電圧の高電位側電位を印加する工程
を所定回数行った後、前記接続制御部により前記調整部
を前記本体回路に接続することを特徴とするものであ
る。
は、請求項１記載の調整回路で、前記接続制御部により
前記調整部の少なくとも一端を前記本体回路から切り離
した後、前記不揮発性メモリ素子の書き込み電圧の高電
位側電位を、前記調整部の少なくとも一端に印加すると
共に、低インピーダンス状態とする前記不揮発性メモリ
素子のゲートに前記書き込み電圧の低電位側電位を印加
する工程、または、前記書き込み電圧の低電位側電位
を、前記調整部の少なくとも一端に印加すると共に、高
インピーダンス状態とする前記不揮発性メモリ素子のゲ
ートに前記書き込み電圧の高電位側電位を印加する工程
を所定回数行った後、前記接続制御部により前記調整部
を前記本体回路に接続することを特徴とするものであ
る。
【０００９】請求項３記載の調整回路は、本体回路に接
続されて回路特性を調整する調整回路であって、調整用
受動素子、または、前記調整用受動素子と MOSトランジ
スタとの並列回路、または、前記調整用受動素子と MOS
トランジスタとの直列回路を備えた調整部と、出力が前
記 MOSトランジスタのゲートに接続されて、前記 MOSト
ランジスタを低インピーダンス状態または高インピーダ
ンス状態に設定するメモリとを備えたことを特徴とする
ものである。
続されて回路特性を調整する調整回路であって、調整用
受動素子、または、前記調整用受動素子と MOSトランジ
スタとの並列回路、または、前記調整用受動素子と MOS
トランジスタとの直列回路を備えた調整部と、出力が前
記 MOSトランジスタのゲートに接続されて、前記 MOSト
ランジスタを低インピーダンス状態または高インピーダ
ンス状態に設定するメモリとを備えたことを特徴とする
ものである。
【００１０】
【作用】請求項１記載の調整回路は、抵抗またはコンデ
ンサ等の受動素子（調整用受動素子）、または、調整用
受動素子と不揮発性メモリ素子との並列回路、または、
調整用受動素子と不揮発性メモリ素子との直列回路を組
み合わせて調整部を形成し、その調整部の少なくとも一
端に、調整部を本体回路から切断したり本体回路に接続
したりする接続制御部を備えたことを特徴とするもの
で、調整用受動素子と並列に接続した不揮発性メモリ素
子をオン状態（低インピーダンス状態）とすることによ
り、その調整用受動素子をバイパスしたり、調整用受動
素子と直列に接続した不揮発性メモリ素子をオン状態
（低インピーダンス状態）とすることにより、調整部の
所定回路間をその調整用受動素子で接続したりして調整
回路の特性（パラメーター）を調整するものである。
ンサ等の受動素子（調整用受動素子）、または、調整用
受動素子と不揮発性メモリ素子との並列回路、または、
調整用受動素子と不揮発性メモリ素子との直列回路を組
み合わせて調整部を形成し、その調整部の少なくとも一
端に、調整部を本体回路から切断したり本体回路に接続
したりする接続制御部を備えたことを特徴とするもの
で、調整用受動素子と並列に接続した不揮発性メモリ素
子をオン状態（低インピーダンス状態）とすることによ
り、その調整用受動素子をバイパスしたり、調整用受動
素子と直列に接続した不揮発性メモリ素子をオン状態
（低インピーダンス状態）とすることにより、調整部の
所定回路間をその調整用受動素子で接続したりして調整
回路の特性（パラメーター）を調整するものである。
【００１１】請求項２記載の調整方法は、請求項１記載
の調整回路の調整方法であって、まず、接続制御部によ
り調整部の少なくとも一端を本体回路から切り離し、不
揮発性メモリ素子の書き込み電圧の高電位側電位を、調
整部の少なくとも一端に印加すると共に、低インピーダ
ンス状態にする不揮発性メモリ素子のゲートに書き込み
電圧の低電位側電位を印加して、特定の不揮発性メモリ
素子を低インピーダンス状態にする工程、または、書き
込み電圧の低電位側電位を、調整部の少なくとも一端に
印加すると共に、高インピーダンス状態にする不揮発性
メモリ素子のゲートに書き込み電圧の高電位側電位を印
加して特定の不揮発性メモリ素子を高インピーダンス状
態にする工程を、必要に応じて行った後、接続制御部に
より調整部を本体回路に接続することを特徴とするもの
である。この方法によれば、本体回路に影響を与えず
に、高電圧の不揮発性メモリ素子の書き込み電圧（コン
トロール電圧）を、不揮発性メモリ素子のドレイン・ゲ
ート間に印加して不揮発性メモリ素子のインピーダンス
を、低インピーダンス状態（オン状態）または高インピ
ーダンス状態（オフ状態）に変えることができる。不揮
発性メモリ素子のドレイン・ソース間に書き込み電圧を
印加する場合、ドレイン側を高電位側とすると、不揮発
性メモリ素子は低インピーダンス状態となり、ソース側
を高電位側とすると、不揮発性メモリ素子は高インピー
ダンス状態となる。
の調整回路の調整方法であって、まず、接続制御部によ
り調整部の少なくとも一端を本体回路から切り離し、不
揮発性メモリ素子の書き込み電圧の高電位側電位を、調
整部の少なくとも一端に印加すると共に、低インピーダ
ンス状態にする不揮発性メモリ素子のゲートに書き込み
電圧の低電位側電位を印加して、特定の不揮発性メモリ
素子を低インピーダンス状態にする工程、または、書き
込み電圧の低電位側電位を、調整部の少なくとも一端に
印加すると共に、高インピーダンス状態にする不揮発性
メモリ素子のゲートに書き込み電圧の高電位側電位を印
加して特定の不揮発性メモリ素子を高インピーダンス状
態にする工程を、必要に応じて行った後、接続制御部に
より調整部を本体回路に接続することを特徴とするもの
である。この方法によれば、本体回路に影響を与えず
に、高電圧の不揮発性メモリ素子の書き込み電圧（コン
トロール電圧）を、不揮発性メモリ素子のドレイン・ゲ
ート間に印加して不揮発性メモリ素子のインピーダンス
を、低インピーダンス状態（オン状態）または高インピ
ーダンス状態（オフ状態）に変えることができる。不揮
発性メモリ素子のドレイン・ソース間に書き込み電圧を
印加する場合、ドレイン側を高電位側とすると、不揮発
性メモリ素子は低インピーダンス状態となり、ソース側
を高電位側とすると、不揮発性メモリ素子は高インピー
ダンス状態となる。
【００１２】また、請求項３記載の調整回路は、調整す
べき受動素子と、並列または直列にMOSトランジスタを
接続したもので、この場合は、別途、揮発性メモリまた
は不揮発性メモリ等のメモリを設けて所定データを蓄積
しておき、そのデータを MOSトランジスタのゲートに読
み出すように構成し、そのデータによって MOSトランジ
スタのドレイン・ソース間のインピーダンス状態を変化
させることを特徴とするものである。これにより、不揮
発性メモリ素子を調整すべき受動素子に、並列または直
列に接続した場合と同様の効果を得ることができる。
べき受動素子と、並列または直列にMOSトランジスタを
接続したもので、この場合は、別途、揮発性メモリまた
は不揮発性メモリ等のメモリを設けて所定データを蓄積
しておき、そのデータを MOSトランジスタのゲートに読
み出すように構成し、そのデータによって MOSトランジ
スタのドレイン・ソース間のインピーダンス状態を変化
させることを特徴とするものである。これにより、不揮
発性メモリ素子を調整すべき受動素子に、並列または直
列に接続した場合と同様の効果を得ることができる。
【００１３】
【実施例】以下、本発明の調整回路の一実施例を図１に
基づいて説明する。図１で、１は本体回路（詳細構成は
図示省略）、２は本体回路１に接続されて回路特性を調
整する調整回路である。調整回路２は、調整用受動素子
である抵抗R1〜R3の直列回路と、抵抗R1〜R3にそれぞれ
並列に接続された不揮発性メモリ素子であるＥＥＰＲＯ
ＭQe1 〜Qe3 で構成される調整部３と、調整部３の両端
にそれぞれ接続された、接続制御部であるNMOSトランジ
スタQs1 ，Qs2 とを備えている。調整部３は、NMOSトラ
ンジスタQs1 のドレイン・ソース、及び、NMOSトランジ
スタQs2 のドレイン・ソースを介して、本体回路１に接
続されている。また、NMOSトランジスタQs3 は、不揮発
性メモリ素子であるＥＥＰＲＯＭQe1 〜Qe3 への書き込
み電圧の印加を制御する素子で、NMOSトランジスタQs3
のドレインには、書き込み電圧の高電位側電位または低
電位側電位が印加される。
基づいて説明する。図１で、１は本体回路（詳細構成は
図示省略）、２は本体回路１に接続されて回路特性を調
整する調整回路である。調整回路２は、調整用受動素子
である抵抗R1〜R3の直列回路と、抵抗R1〜R3にそれぞれ
並列に接続された不揮発性メモリ素子であるＥＥＰＲＯ
ＭQe1 〜Qe3 で構成される調整部３と、調整部３の両端
にそれぞれ接続された、接続制御部であるNMOSトランジ
スタQs1 ，Qs2 とを備えている。調整部３は、NMOSトラ
ンジスタQs1 のドレイン・ソース、及び、NMOSトランジ
スタQs2 のドレイン・ソースを介して、本体回路１に接
続されている。また、NMOSトランジスタQs3 は、不揮発
性メモリ素子であるＥＥＰＲＯＭQe1 〜Qe3 への書き込
み電圧の印加を制御する素子で、NMOSトランジスタQs3
のドレインには、書き込み電圧の高電位側電位または低
電位側電位が印加される。
【００１４】図１において、例えば、抵抗R1に並列に接
続されたＥＥＰＲＯＭQe1 のドレイン・ソース間が、低
インピーダンス状態である場合は、抵抗R1はバイパスさ
れ、ＥＥＰＲＯＭQe1 のドレイン・ソース間が、高イン
ピーダンス状態である場合は、抵抗R1は調整部３の回路
に組み込まれることになる。このように、ＥＥＰＲＯＭ
Qe1 〜Qe3 のインピーダンス状態によって、それらと並
列に接続された抵抗R1〜R3が調整部３に組み込まれる
か、バイパスされるかが決定されるので、図１に示す調
整回路２では、略0 Ωという場合も含めると、抵抗R1〜
R3の組み合わせにより８種類の抵抗値が実現できること
になる。
続されたＥＥＰＲＯＭQe1 のドレイン・ソース間が、低
インピーダンス状態である場合は、抵抗R1はバイパスさ
れ、ＥＥＰＲＯＭQe1 のドレイン・ソース間が、高イン
ピーダンス状態である場合は、抵抗R1は調整部３の回路
に組み込まれることになる。このように、ＥＥＰＲＯＭ
Qe1 〜Qe3 のインピーダンス状態によって、それらと並
列に接続された抵抗R1〜R3が調整部３に組み込まれる
か、バイパスされるかが決定されるので、図１に示す調
整回路２では、略0 Ωという場合も含めると、抵抗R1〜
R3の組み合わせにより８種類の抵抗値が実現できること
になる。
【００１５】次に、図１に示す回路で、例えば、調整部
３の抵抗値を、抵抗R1と抵抗R3を直列に接続した場合の
抵抗値に設定する方法について説明する。まず、NMOSト
ランジスタQs1 ，Qs2 をオフ状態にして、調整部３を本
体回路１から切り離す。その後、NMOSトランジスタQs3
のドレインの電位を、書き込み電圧Vwの高電位側電位と
し、NMOSトランジスタQs3 をオン状態にする。これによ
り、ＥＥＰＲＯＭQe1〜Qe3 のドレインの電位が、略、
書き込み電圧Vwの高電位側電位となる。さらに、この状
態で、ＥＥＰＲＯＭQe1 ，Qe3 のコントロールゲートの
電位を、書き込み電圧Vwの高電位側電位（例えば、20V
）とし、ＥＥＰＲＯＭQe2 のコントロールゲートの電
位を、書き込み電圧Vwの低電位側電位（例えば、0V）と
すると、ＥＥＰＲＯＭQe2 のドレイン・ゲート間に書き
込み電圧Vwが印加されるので、ＥＥＰＲＯＭQe2 のみが
書き込まれ、ＥＥＰＲＯＭQe2 は、オン状態（低インピ
ーダンス状態）となる。その後、ＥＥＰＲＯＭQe1 〜Qe
3 への電圧印加を中止し、NMOSトランジスタQs3 をオフ
状態に戻しておく。
３の抵抗値を、抵抗R1と抵抗R3を直列に接続した場合の
抵抗値に設定する方法について説明する。まず、NMOSト
ランジスタQs1 ，Qs2 をオフ状態にして、調整部３を本
体回路１から切り離す。その後、NMOSトランジスタQs3
のドレインの電位を、書き込み電圧Vwの高電位側電位と
し、NMOSトランジスタQs3 をオン状態にする。これによ
り、ＥＥＰＲＯＭQe1〜Qe3 のドレインの電位が、略、
書き込み電圧Vwの高電位側電位となる。さらに、この状
態で、ＥＥＰＲＯＭQe1 ，Qe3 のコントロールゲートの
電位を、書き込み電圧Vwの高電位側電位（例えば、20V
）とし、ＥＥＰＲＯＭQe2 のコントロールゲートの電
位を、書き込み電圧Vwの低電位側電位（例えば、0V）と
すると、ＥＥＰＲＯＭQe2 のドレイン・ゲート間に書き
込み電圧Vwが印加されるので、ＥＥＰＲＯＭQe2 のみが
書き込まれ、ＥＥＰＲＯＭQe2 は、オン状態（低インピ
ーダンス状態）となる。その後、ＥＥＰＲＯＭQe1 〜Qe
3 への電圧印加を中止し、NMOSトランジスタQs3 をオフ
状態に戻しておく。
【００１６】次に、NMOSトランジスタQs3 のドレインの
電位を、書き込み電圧Vwの低電位側電位にして、NMOSト
ランジスタQs3 をオン状態にし、ＥＥＰＲＯＭQe1 〜Qe
3 のドレインの電位を、書き込み電圧Vwの低電位側電位
とする。さらに、この状態で、ＥＥＰＲＯＭQe1 ，Qe3
のコントロールゲートの電位を、書き込み電圧Vwの高電
位側電位にすると共に、ＥＥＰＲＯＭQe2 のコントロー
ルゲートの電位を、書き込み電圧Vwの低電位側電位とす
ると、ＥＥＰＲＯＭQe1 ，Qe3 のみが書き込まれ、ＥＥ
ＰＲＯＭQe1 ，Qe3 は、オフ状態（高インピーダンス状
態）になる。
電位を、書き込み電圧Vwの低電位側電位にして、NMOSト
ランジスタQs3 をオン状態にし、ＥＥＰＲＯＭQe1 〜Qe
3 のドレインの電位を、書き込み電圧Vwの低電位側電位
とする。さらに、この状態で、ＥＥＰＲＯＭQe1 ，Qe3
のコントロールゲートの電位を、書き込み電圧Vwの高電
位側電位にすると共に、ＥＥＰＲＯＭQe2 のコントロー
ルゲートの電位を、書き込み電圧Vwの低電位側電位とす
ると、ＥＥＰＲＯＭQe1 ，Qe3 のみが書き込まれ、ＥＥ
ＰＲＯＭQe1 ，Qe3 は、オフ状態（高インピーダンス状
態）になる。
【００１７】以上に説明したようにして、ＥＥＰＲＯＭ
Qe1 〜Qe3 を設定した後に、NMOSトランジスタQs3 をオ
フ状態とし、２つのNMOSトランジスタQs1 ，Qs2 をオン
状態にして、ＥＥＰＲＯＭの書き込み電圧を供給する回
路（図示省略）と調整回路２とを切り離すと共に、調整
回路２を本体回路１に接続する。以上の調整方法によ
り、調整回路２の抵抗値は、略、抵抗R1の抵抗値と抵抗
R3の抵抗値の和に固定される。
Qe1 〜Qe3 を設定した後に、NMOSトランジスタQs3 をオ
フ状態とし、２つのNMOSトランジスタQs1 ，Qs2 をオン
状態にして、ＥＥＰＲＯＭの書き込み電圧を供給する回
路（図示省略）と調整回路２とを切り離すと共に、調整
回路２を本体回路１に接続する。以上の調整方法によ
り、調整回路２の抵抗値は、略、抵抗R1の抵抗値と抵抗
R3の抵抗値の和に固定される。
【００１８】本発明の調整回路のさらに異なる実施例を
図２に基づいて説明する。但し、図１に示した構成と同
等構成については同符号を付すこととする。図２に示す
調整回路は、抵抗R4とＥＥＰＲＯＭQe4 の直列回路と、
抵抗R5とＥＥＰＲＯＭQe5 の直列回路と、抵抗R6とＥＥ
ＰＲＯＭQe6 の直列回路とを並列に接続して、調整回路
２の調整部４を構成したものである。
図２に基づいて説明する。但し、図１に示した構成と同
等構成については同符号を付すこととする。図２に示す
調整回路は、抵抗R4とＥＥＰＲＯＭQe4 の直列回路と、
抵抗R5とＥＥＰＲＯＭQe5 の直列回路と、抵抗R6とＥＥ
ＰＲＯＭQe6 の直列回路とを並列に接続して、調整回路
２の調整部４を構成したものである。
【００１９】図２に示す調整回路２で、例えば、ＥＥＰ
ＲＯＭQe4 とＥＥＰＲＯＭQe5 を低インピーダンス状態
とし、ＥＥＰＲＯＭQe6 を高インピーダンス状態とすれ
ば、調整回路２の抵抗値は、略、抵抗R4と抵抗R5を並列
に接続した場合の合成抵抗値となる。このように調整す
るためには、図１に示した実施例と同様に、まず、NMOS
トランジスタQs1 ，Qs2 をオフ状態にして、調整部４を
本体回路１から切り離す。その後、NMOSトランジスタQs
3 のドレインの電位を、書き込み電圧Vwの高電位側電位
として、NMOSトランジスタQs3 をオン状態にする。これ
により、ＥＥＰＲＯＭQe4 〜Qe6 のドレインの電位は、
略、書き込み電圧Vwの高電位側電位となる。さらに、こ
の状態で、ＥＥＰＲＯＭQe4 ，Qe5 のコントロールゲー
トの電位を、書き込み電圧Vwの低電位側電位とし、ＥＥ
ＰＲＯＭQe6 のコントロールゲートの電位を、書き込み
電圧Vwの高電位側電位とすると、ＥＥＰＲＯＭQe4 ，Qe
5のドレイン・ゲート間に、略、書き込み電圧Vwが印加
されるので、ＥＥＰＲＯＭQe4 ，Qe5 が書き込まれ、オ
ン状態（低インピーダンス状態）となる。その後、ＥＥ
ＰＲＯＭQe4 〜Qe6 への電圧印加を中止し、NMOSトラン
ジスタQs3 をオフ状態に戻しておく。
ＲＯＭQe4 とＥＥＰＲＯＭQe5 を低インピーダンス状態
とし、ＥＥＰＲＯＭQe6 を高インピーダンス状態とすれ
ば、調整回路２の抵抗値は、略、抵抗R4と抵抗R5を並列
に接続した場合の合成抵抗値となる。このように調整す
るためには、図１に示した実施例と同様に、まず、NMOS
トランジスタQs1 ，Qs2 をオフ状態にして、調整部４を
本体回路１から切り離す。その後、NMOSトランジスタQs
3 のドレインの電位を、書き込み電圧Vwの高電位側電位
として、NMOSトランジスタQs3 をオン状態にする。これ
により、ＥＥＰＲＯＭQe4 〜Qe6 のドレインの電位は、
略、書き込み電圧Vwの高電位側電位となる。さらに、こ
の状態で、ＥＥＰＲＯＭQe4 ，Qe5 のコントロールゲー
トの電位を、書き込み電圧Vwの低電位側電位とし、ＥＥ
ＰＲＯＭQe6 のコントロールゲートの電位を、書き込み
電圧Vwの高電位側電位とすると、ＥＥＰＲＯＭQe4 ，Qe
5のドレイン・ゲート間に、略、書き込み電圧Vwが印加
されるので、ＥＥＰＲＯＭQe4 ，Qe5 が書き込まれ、オ
ン状態（低インピーダンス状態）となる。その後、ＥＥ
ＰＲＯＭQe4 〜Qe6 への電圧印加を中止し、NMOSトラン
ジスタQs3 をオフ状態に戻しておく。
【００２０】次に、NMOSトランジスタQs3 のドレインの
電位を、書き込み電圧Vwの低電位側電位とし、NMOSトラ
ンジスタQs3 をオン状態にし、ＥＥＰＲＯＭQe4 〜Qe6
のドレインの電位を、書き込み電圧Vwの低電位側電位と
する。さらに、この状態で、ＥＥＰＲＯＭQe6 のコント
ロールゲートの電位を、書き込み電圧Vwの高電位側電位
とすると共に、ＥＥＰＲＯＭQe4 ，Qe5 のコントロール
ゲートの電位を、書き込み電圧Vwの低電位側電位とする
と、ＥＥＰＲＯＭQe6 のみが書き込まれ、ＥＥＰＲＯＭ
Qe6 は、オフ状態（高インピーダンス状態）になる。
電位を、書き込み電圧Vwの低電位側電位とし、NMOSトラ
ンジスタQs3 をオン状態にし、ＥＥＰＲＯＭQe4 〜Qe6
のドレインの電位を、書き込み電圧Vwの低電位側電位と
する。さらに、この状態で、ＥＥＰＲＯＭQe6 のコント
ロールゲートの電位を、書き込み電圧Vwの高電位側電位
とすると共に、ＥＥＰＲＯＭQe4 ，Qe5 のコントロール
ゲートの電位を、書き込み電圧Vwの低電位側電位とする
と、ＥＥＰＲＯＭQe6 のみが書き込まれ、ＥＥＰＲＯＭ
Qe6 は、オフ状態（高インピーダンス状態）になる。
【００２１】以上に説明したようにして、ＥＥＰＲＯＭ
Qe4 〜Qe6 を設定した後に、NMOSトランジスタQs3 をオ
フ状態とし、NMOSトランジスタQs1 ，Qs2 をオン状態に
して、ＥＥＰＲＯＭの書き込み電圧を供給する回路（図
示省略）と調整回路２とを切り離した後、調整回路２を
本体回路１に接続する。
Qe4 〜Qe6 を設定した後に、NMOSトランジスタQs3 をオ
フ状態とし、NMOSトランジスタQs1 ，Qs2 をオン状態に
して、ＥＥＰＲＯＭの書き込み電圧を供給する回路（図
示省略）と調整回路２とを切り離した後、調整回路２を
本体回路１に接続する。
【００２２】次に、本発明の調整回路のさらに異なる実
施例を図３に基づいて説明する。但し、図２に示した構
成と同等構成については同符号を付すこととする。図３
に示す調整回路２は、図２に示した実施例の調整部４
に、抵抗R7とＥＥＰＲＯＭQe7の並列回路を直列に接続
して、調整部５を構成したものである。
施例を図３に基づいて説明する。但し、図２に示した構
成と同等構成については同符号を付すこととする。図３
に示す調整回路２は、図２に示した実施例の調整部４
に、抵抗R7とＥＥＰＲＯＭQe7の並列回路を直列に接続
して、調整部５を構成したものである。
【００２３】図３に示す調整回路２で、例えば、ＥＥＰ
ＲＯＭQe4 とＥＥＰＲＯＭQe5 を低インピーダンス状態
とし、ＥＥＰＲＯＭQe6 ，Qe7 を高インピーダンス状態
とすれば、調整回路２の抵抗値は、略、抵抗R4と抵抗R5
の並列回路に抵抗R7を直列に接続した場合の合成抵抗値
となる。このように調整するためには、図２に示した実
施例の場合と同様に行えばよいが、例えば、抵抗R7の抵
抗値が大きく、書き込み電流が抵抗R7に流れた場合の電
圧降下が大きく、ＥＥＰＲＯＭQe4 〜Qe6 のドレイン・
ゲート間に印加される書き込み電圧Vwが小さくなってし
まい、書き込み処理に支障をきたす場合、または、抵抗
R7の抵抗値が大きく、書き込み電圧Vwの立ち上がり特性
が影響を受け、書き込み処理に支障をきたす場合等は、
抵抗R7に並列に接続されたＥＥＰＲＯＭQe7 を低インピ
ーダンス状態として、抵抗R7をバイパスするように設定
した後、図２に示した実施例の場合と同様にＥＥＰＲＯ
ＭQe4 〜Qe6 の書き込みを行い、ＥＥＰＲＯＭQe7 を高
インピーダンス状態に戻すようにすればよい。このよう
に、所定のＥＥＰＲＯＭの書き込みに影響を与える受動
素子をバイパスして書き込みを行う方法では、各書き込
み処理を、調整部の回路構成によらず、同一の書き込み
条件（同一の書き込み装置）で行うことができるという
利点もある。
ＲＯＭQe4 とＥＥＰＲＯＭQe5 を低インピーダンス状態
とし、ＥＥＰＲＯＭQe6 ，Qe7 を高インピーダンス状態
とすれば、調整回路２の抵抗値は、略、抵抗R4と抵抗R5
の並列回路に抵抗R7を直列に接続した場合の合成抵抗値
となる。このように調整するためには、図２に示した実
施例の場合と同様に行えばよいが、例えば、抵抗R7の抵
抗値が大きく、書き込み電流が抵抗R7に流れた場合の電
圧降下が大きく、ＥＥＰＲＯＭQe4 〜Qe6 のドレイン・
ゲート間に印加される書き込み電圧Vwが小さくなってし
まい、書き込み処理に支障をきたす場合、または、抵抗
R7の抵抗値が大きく、書き込み電圧Vwの立ち上がり特性
が影響を受け、書き込み処理に支障をきたす場合等は、
抵抗R7に並列に接続されたＥＥＰＲＯＭQe7 を低インピ
ーダンス状態として、抵抗R7をバイパスするように設定
した後、図２に示した実施例の場合と同様にＥＥＰＲＯ
ＭQe4 〜Qe6 の書き込みを行い、ＥＥＰＲＯＭQe7 を高
インピーダンス状態に戻すようにすればよい。このよう
に、所定のＥＥＰＲＯＭの書き込みに影響を与える受動
素子をバイパスして書き込みを行う方法では、各書き込
み処理を、調整部の回路構成によらず、同一の書き込み
条件（同一の書き込み装置）で行うことができるという
利点もある。
【００２４】具体的な手順を説明すると、まず、NMOSト
ランジスタQs1 ，Qs2 をオフ状態にして、調整部５を本
体回路１から切り離す。その後、NMOSトランジスタQs3
のドレインの電位を、書き込み電圧Vwの高電位側電位と
して、NMOSトランジスタQs3をオン状態にし、ＥＥＰＲ
ＯＭQe7 のドレインの電位を、書き込み電圧Vwの高電位
側電位とする。この状態で、ＥＥＰＲＯＭQe7 のコント
ロールゲートの電位を、書き込み電圧Vwの低電位側電位
とすると、ＥＥＰＲＯＭQe7 はオン状態（低インピーダ
ンス状態）となり、抵抗R7はバイパスされるようにな
る。
ランジスタQs1 ，Qs2 をオフ状態にして、調整部５を本
体回路１から切り離す。その後、NMOSトランジスタQs3
のドレインの電位を、書き込み電圧Vwの高電位側電位と
して、NMOSトランジスタQs3をオン状態にし、ＥＥＰＲ
ＯＭQe7 のドレインの電位を、書き込み電圧Vwの高電位
側電位とする。この状態で、ＥＥＰＲＯＭQe7 のコント
ロールゲートの電位を、書き込み電圧Vwの低電位側電位
とすると、ＥＥＰＲＯＭQe7 はオン状態（低インピーダ
ンス状態）となり、抵抗R7はバイパスされるようにな
る。
【００２５】次に、図２に示した実施例と同様にＥＥＰ
ＲＯＭQe4 〜Qe6 の書き込みを行う。さらに、NMOSトラ
ンジスタQs3 のドレインの電位を、書き込み電圧Vwの低
電位側電位として、NMOSトランジスタQs3 をオン状態と
し、ＥＥＰＲＯＭQe7 のドレインの電位を、書き込み電
圧Vwの低電位側電位とする。この状態で、ＥＥＰＲＯＭ
Qe7 のコントロールゲートの電位を、書き込み電圧Vwの
高電位側電位とすると、ＥＥＰＲＯＭQe7 はオフ状態
（高インピーダンス状態）となる。その後、調整部５へ
の電圧印加を中止し、NMOSトランジスタQs3 をオフ状態
に戻し、２つのNMOSトランジスタQs1 ，Qs2 をオン状態
にする。
ＲＯＭQe4 〜Qe6 の書き込みを行う。さらに、NMOSトラ
ンジスタQs3 のドレインの電位を、書き込み電圧Vwの低
電位側電位として、NMOSトランジスタQs3 をオン状態と
し、ＥＥＰＲＯＭQe7 のドレインの電位を、書き込み電
圧Vwの低電位側電位とする。この状態で、ＥＥＰＲＯＭ
Qe7 のコントロールゲートの電位を、書き込み電圧Vwの
高電位側電位とすると、ＥＥＰＲＯＭQe7 はオフ状態
（高インピーダンス状態）となる。その後、調整部５へ
の電圧印加を中止し、NMOSトランジスタQs3 をオフ状態
に戻し、２つのNMOSトランジスタQs1 ，Qs2 をオン状態
にする。
【００２６】図４に基づいて本発明のさらに異なる実施
例を説明する。図４に示す実施例は、図２に示した実施
例の抵抗R4〜R6を、それぞれ、コンデンサC1〜C3で置き
換えた回路である。このように、コンデンサを調整用受
動素子として調整回路６を構成してもよい。図４に示す
回路で、例えば、ＥＥＰＲＯＭQe4 ，Qe5 を低インピー
ダンス状態とし、ＥＥＰＲＯＭQe6 を高インピーダンス
状態とすれば、調整部６の合成容量は、コンデンサC1と
コンデンサC2を並列に接続した場合の合成容量となる。
この実施例の場合も、不揮発性メモリ素子であるＥＥＰ
ＲＯＭQe4 〜Qe6 の書き込み方法は、図２に示した実施
例の場合と同様であるので説明を省略する。
例を説明する。図４に示す実施例は、図２に示した実施
例の抵抗R4〜R6を、それぞれ、コンデンサC1〜C3で置き
換えた回路である。このように、コンデンサを調整用受
動素子として調整回路６を構成してもよい。図４に示す
回路で、例えば、ＥＥＰＲＯＭQe4 ，Qe5 を低インピー
ダンス状態とし、ＥＥＰＲＯＭQe6 を高インピーダンス
状態とすれば、調整部６の合成容量は、コンデンサC1と
コンデンサC2を並列に接続した場合の合成容量となる。
この実施例の場合も、不揮発性メモリ素子であるＥＥＰ
ＲＯＭQe4 〜Qe6 の書き込み方法は、図２に示した実施
例の場合と同様であるので説明を省略する。
【００２７】図５に基づいて本発明のさらに異なる実施
例を説明する。図５に示す実施例は、不揮発性メモリ素
子の代わりに、通常の MOSトランジスタを、調整すべき
受動素子（調整用受動素子）に並列に接続して調整機能
を実現するもので、データを、予め、別に設けたメモリ
に書き込んでおき、そこからデータを、 MOSトランジス
タのゲートに読み出して、抵抗等の調整用受動素子と並
列に接続した MOSトランジスタを、オン状態（低インピ
ーダンス状態）またはオフ状態（高インピーダンス状
態）として、調整用受動素子の選択（調整部の回路への
組み込み）、非選択（バイパス）を実現してパラメータ
ー調整を行うものである。
例を説明する。図５に示す実施例は、不揮発性メモリ素
子の代わりに、通常の MOSトランジスタを、調整すべき
受動素子（調整用受動素子）に並列に接続して調整機能
を実現するもので、データを、予め、別に設けたメモリ
に書き込んでおき、そこからデータを、 MOSトランジス
タのゲートに読み出して、抵抗等の調整用受動素子と並
列に接続した MOSトランジスタを、オン状態（低インピ
ーダンス状態）またはオフ状態（高インピーダンス状
態）として、調整用受動素子の選択（調整部の回路への
組み込み）、非選択（バイパス）を実現してパラメータ
ー調整を行うものである。
【００２８】図５で、１は本体回路、２は調整回路であ
る。調整回路２は、調整部７とメモリであるＥＥＰＲＯ
Ｍブロック８とで構成されている。ＥＥＰＲＯＭブロッ
ク８は、ＥＥＰＲＯＭ等の不揮発性メモリ素子の集合体
である。但し、ＥＥＰＲＯＭブロック８を揮発性メモリ
素子で構成してもよい。また、調整部７は、直列に接続
された、調整用受動素子である抵抗R8〜R10 と、抵抗R8
〜R10 のそれぞれに並列に接続された MOSトランジスタ
Q1〜Q3とで構成されている。ＥＥＰＲＯＭブロック８の
出力は、それぞれ、 MOSトランジスタQ1〜Q3のゲートに
接続されている。このように構成することによって、デ
ータを予め、ＥＥＰＲＯＭブロック８の各ＥＥＰＲＯＭ
に書き込んでおき、そこからデータを、 MOSトランジス
タQ1〜Q3のゲートに読み出して、 MOSトランジスタQ1〜
Q3を、オン状態（低インピーダンス状態）またはオフ状
態（高インピーダンス状態）として、調整用受動素子で
ある抵抗R8〜R10 の選択、非選択を実現することができ
る。この方法によれば、本体回路１に、ＥＥＰＲＯＭの
書き込み電圧の影響を与えずに調整回路２のパラメータ
ー調整を行うことができる。
る。調整回路２は、調整部７とメモリであるＥＥＰＲＯ
Ｍブロック８とで構成されている。ＥＥＰＲＯＭブロッ
ク８は、ＥＥＰＲＯＭ等の不揮発性メモリ素子の集合体
である。但し、ＥＥＰＲＯＭブロック８を揮発性メモリ
素子で構成してもよい。また、調整部７は、直列に接続
された、調整用受動素子である抵抗R8〜R10 と、抵抗R8
〜R10 のそれぞれに並列に接続された MOSトランジスタ
Q1〜Q3とで構成されている。ＥＥＰＲＯＭブロック８の
出力は、それぞれ、 MOSトランジスタQ1〜Q3のゲートに
接続されている。このように構成することによって、デ
ータを予め、ＥＥＰＲＯＭブロック８の各ＥＥＰＲＯＭ
に書き込んでおき、そこからデータを、 MOSトランジス
タQ1〜Q3のゲートに読み出して、 MOSトランジスタQ1〜
Q3を、オン状態（低インピーダンス状態）またはオフ状
態（高インピーダンス状態）として、調整用受動素子で
ある抵抗R8〜R10 の選択、非選択を実現することができ
る。この方法によれば、本体回路１に、ＥＥＰＲＯＭの
書き込み電圧の影響を与えずに調整回路２のパラメータ
ー調整を行うことができる。
【００２９】図５に示す回路で、調整部７の抵抗値を、
例えば、抵抗R8の抵抗値と抵抗R9の抵抗値の和の値に調
整する場合は、ＥＥＰＲＯＭブロック８から、 MOSトラ
ンジスタQ1のゲートに”１”（例えば、5V）、 MOSトラ
ンジスタQ9のゲートに”０”（例えば、0V）、 MOSトラ
ンジスタQ10 のゲートに”０”が出力されるように、Ｅ
ＥＰＲＯＭブロック８に予めデータを書き込んでおけば
よい。また、このように構成することによって、調整部
７の各素子を本体回路１を構成する素子と同じ耐圧仕様
で構成することができるという利点がある。つまり、図
１に示した実施例の場合は、調整部３に、高電圧の書き
込み電圧（例えば、20V ）を印加するが、図５に示す方
法の場合は、調整部７には高電圧の書き込み電圧が印加
されず、調整部７は、本体回路１を構成する素子の耐圧
仕様（例えば、5V耐圧）を満足すればよいので、図１に
示した実施例の場合よりも、調整部を構成する素子のサ
イズを小さくすることができる。
例えば、抵抗R8の抵抗値と抵抗R9の抵抗値の和の値に調
整する場合は、ＥＥＰＲＯＭブロック８から、 MOSトラ
ンジスタQ1のゲートに”１”（例えば、5V）、 MOSトラ
ンジスタQ9のゲートに”０”（例えば、0V）、 MOSトラ
ンジスタQ10 のゲートに”０”が出力されるように、Ｅ
ＥＰＲＯＭブロック８に予めデータを書き込んでおけば
よい。また、このように構成することによって、調整部
７の各素子を本体回路１を構成する素子と同じ耐圧仕様
で構成することができるという利点がある。つまり、図
１に示した実施例の場合は、調整部３に、高電圧の書き
込み電圧（例えば、20V ）を印加するが、図５に示す方
法の場合は、調整部７には高電圧の書き込み電圧が印加
されず、調整部７は、本体回路１を構成する素子の耐圧
仕様（例えば、5V耐圧）を満足すればよいので、図１に
示した実施例の場合よりも、調整部を構成する素子のサ
イズを小さくすることができる。
【００３０】なお、調整部または接続制御部の回路構成
は、実施例に限定されるものではない。また、調整用素
子は実施例に限定されない。
は、実施例に限定されるものではない。また、調整用素
子は実施例に限定されない。
【００３１】
【発明の効果】以上のように、請求項１記載の調整回路
を用いた請求項２記載の調整方法、または、請求項３記
載の調整回路によれば、予め、半導体基板に作り込んで
おいた不揮発性メモリ素子に、データを書き込むことに
よって、不揮発性メモリ素子と、並列または直列に接続
された受動素子の選択または非選択を実現し、回路特性
を実装後でも調整することができる。不揮発性メモリ素
子を用いた場合、その設定は、全て電気的に行うことが
可能で調整の手間も最小限に抑えることができ、電源を
切った後も調整した内容は保持されるので電源再投入後
も再調整の必要はない。また、受動素子のパラメーター
変更のために、アナログ回路のレイアウト設計からやり
直すということがなくなるので、大幅な開発期間の短縮
が可能である。実装後の、回路特性の製造ばらつきの調
整に用いれば、歩留りの向上も実現できる。さらに、本
発明の調整回路を備えた実装品を大量に製造しておき、
注文の回路仕様に合わせて調整し出荷することによっ
て、多品種少量生産にも対応し易くなる。
を用いた請求項２記載の調整方法、または、請求項３記
載の調整回路によれば、予め、半導体基板に作り込んで
おいた不揮発性メモリ素子に、データを書き込むことに
よって、不揮発性メモリ素子と、並列または直列に接続
された受動素子の選択または非選択を実現し、回路特性
を実装後でも調整することができる。不揮発性メモリ素
子を用いた場合、その設定は、全て電気的に行うことが
可能で調整の手間も最小限に抑えることができ、電源を
切った後も調整した内容は保持されるので電源再投入後
も再調整の必要はない。また、受動素子のパラメーター
変更のために、アナログ回路のレイアウト設計からやり
直すということがなくなるので、大幅な開発期間の短縮
が可能である。実装後の、回路特性の製造ばらつきの調
整に用いれば、歩留りの向上も実現できる。さらに、本
発明の調整回路を備えた実装品を大量に製造しておき、
注文の回路仕様に合わせて調整し出荷することによっ
て、多品種少量生産にも対応し易くなる。
【図１】本発明の調整回路の一実施例を示す回路図であ
る。
る。
【図２】本発明の調整回路の異なる実施例を示す回路図
である。
である。
【図３】本発明の調整回路のさらに異なる実施例を示す
回路図である。
回路図である。
【図４】本発明の調整回路のさらに異なる実施例を示す
回路図である。
回路図である。
【図５】本発明の調整回路のさらに異なる実施例を示す
回路図である。
回路図である。
１ 本体回路 ２ 調整回路 ３，４，５，６ 調整部 ８ ＥＥＰＲＯＭブロック（メモリ） R1〜R10 抵抗（調整用受動素子） C1〜C3 コンデンサ（調整用受動素子） Qe1 〜Qe7 ＥＥＰＲＯＭ（不揮発性メモリ素
子） Qs1 ，Qs2 NMOSトランジスタ（接続制御部） Q1〜Q3 MOSトランジスタ
子） Qs1 ，Qs2 NMOSトランジスタ（接続制御部） Q1〜Q3 MOSトランジスタ
Claims (3)
- 【請求項１】 本体回路に接続されて回路特性を調整す
る調整回路であって、調整用受動素子、または、前記調
整用受動素子と不揮発性メモリ素子との並列回路、また
は、前記調整用受動素子と不揮発性メモリ素子との直列
回路を備えた調整部と、その調整部の少なくとも一端に
接続され、前記本体回路への前記調整部の接続状態を制
御する接続制御部とを備えたことを特徴とする調整回
路。 - 【請求項２】 請求項１記載の調整回路で、前記接続制
御部により前記調整部の少なくとも一端を前記本体回路
から切り離した後、 前記不揮発性メモリ素子の書き込み電圧の高電位側電位
を、前記調整部の少なくとも一端に印加すると共に、低
インピーダンス状態とする前記不揮発性メモリ素子のゲ
ートに前記書き込み電圧の低電位側電位を印加する工
程、 または、前記書き込み電圧の低電位側電位を、前記調整
部の少なくとも一端に印加すると共に、高インピーダン
ス状態とする前記不揮発性メモリ素子のゲートに前記書
き込み電圧の高電位側電位を印加する工程を所定回数行
った後、 前記接続制御部により前記調整部を前記本体回路に接続
することを特徴とする、調整回路の調整方法。 - 【請求項３】 本体回路に接続されて回路特性を調整す
る調整回路であって、調整用受動素子、または、前記調
整用受動素子と MOSトランジスタとの並列回路、また
は、前記調整用受動素子と MOSトランジスタとの直列回
路を備えた調整部と、出力が前記 MOSトランジスタのゲ
ートに接続されて、前記 MOSトランジスタを低インピー
ダンス状態または高インピーダンス状態に設定するメモ
リとを備えたことを特徴とする調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31881894A JPH08181277A (ja) | 1994-12-21 | 1994-12-21 | 調整回路及びその調整回路の調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31881894A JPH08181277A (ja) | 1994-12-21 | 1994-12-21 | 調整回路及びその調整回路の調整方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181277A true JPH08181277A (ja) | 1996-07-12 |
Family
ID=18103296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31881894A Withdrawn JPH08181277A (ja) | 1994-12-21 | 1994-12-21 | 調整回路及びその調整回路の調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181277A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002508566A (ja) * | 1997-12-12 | 2002-03-19 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 監視システム |
| JP2005294713A (ja) * | 2004-04-05 | 2005-10-20 | Seiko Instruments Inc | 半導体集積回路 |
| JP2006080204A (ja) * | 2004-09-08 | 2006-03-23 | Sony Corp | 半導体部品の設計方法及び半導体部品 |
-
1994
- 1994-12-21 JP JP31881894A patent/JPH08181277A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002508566A (ja) * | 1997-12-12 | 2002-03-19 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 監視システム |
| JP2005294713A (ja) * | 2004-04-05 | 2005-10-20 | Seiko Instruments Inc | 半導体集積回路 |
| JP4510498B2 (ja) * | 2004-04-05 | 2010-07-21 | セイコーインスツル株式会社 | 半導体集積回路 |
| JP2006080204A (ja) * | 2004-09-08 | 2006-03-23 | Sony Corp | 半導体部品の設計方法及び半導体部品 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |