DE112009001629B4

DE112009001629B4 - Nicht flüchtige programmierbare Speicherzelle und Speicherarray

Info

Publication number: DE112009001629B4
Application number: DE112009001629.4T
Authority: DE
Inventors: Gerardo Monreal
Original assignee: Allegro Microsystems Inc
Current assignee: Allegro Microsystems Inc
Priority date: 2008-06-30
Filing date: 2009-06-17
Publication date: 2019-05-16
Anticipated expiration: 2029-06-18
Also published as: WO2010002585A1; CN102077299B; KR101576041B1; US20090323450A1; US7715219B2; DE112009001629T5; JP2011527065A; JP5317142B2; CN102077299A; KR20110040825A

Abstract

Speicherzelle (12, 32) mit:
einem Speicherzellen-Schreibfreigabeknoten (12-2, 32-2) und einem Speicherzellen-Ausgangsknoten (12-1, 32-1);
einer Sicherung (14, 36), die einen ersten Knoten (14a, 36a) und einen zweiten Knoten (14b, 36b) hat; und
einer Antisicherung (16, 34), die einen Auslöserknoten (16c, 34c), einen ersten Knoten (16a, 34a) und einen zweiten Knoten (16b, 34b) hat, wobei der Auslöserknoten (16c, 34c) mit dem Speicherzellen-Schreibfreigabeknoten (12-2, 32-2) gekoppelt ist, der erste Knoten (16a, 34a) der Antisicherung (16, 34) und der zweite Knoten (14b, 36b) der Sicherung (14, 36) mit dem Speicherzellen-Ausgangsknoten (12-1, 32-1) gekoppelt sind, und wobei eine erste und eine zweite Spannung, die an dem Speicherzellen-Ausgangsknoten (12-1, 32-1) erscheinen, den ersten und den zweiten binären Zustand der Speicherzelle (12, 32) angeben.

Description

GEBIET DER ERFINDUNG
Diese Erfindung bezieht sich allgemein auf Speicherzellen und Speicherarrays und insbesondere auf eine nicht flüchtige programmierbare Speicherzelle und ein zugeordnetes Speicherarray.
HINTERGRUND DER ERFINDUNG
Eine Speicherzelle einer integrierten Schaltung ist eine Schaltung, die fähig ist, eine vorbestimmte Zahl von logischen Zuständen, meistens zwei logischen Zuständen, zu speichern. Basierend auf einer Fähigkeit eines Haltens oder Nicht-Haltens eines Speicherzustands unter Bedingungen einer fehlenden Leistung, können Speicherzellen als nicht flüchtig oder flüchtig klassifiziert werden. Eine nicht flüchtige (NV; NV = non-volatile) Speicherzelle ist insbesondere fähig, ihren Speicherzustand zu halten, wenn dieselbe abgeschaltet ist. Ein flüchtiger Speicher verliert im Gegensatz dazu seinen Speicherzustand, wenn derselbe abgeschaltet ist.
Alle nicht flüchtigen programmierbaren Speicherzellen einer integrierten Schaltung weisen ein veränderbares Element auf, das von einem ersten Status zu einem zweiten Status verändert werden kann und das seinen Status selbst dann hält, wenn eine Leistung abgeschaltet ist.
Auf die im Vorhergehenden beschriebene Veränderung des veränderbaren Elements von dem ersten Status zu dem zweiten Status ist üblicherweise als eine Programmierung der Speicherzelle Bezug genommen. Bei einigen Anordnungen wird die Programmierung erreicht, wenn das veränderbare Element mittels einer zusätzlichen unterstützenden Schaltungsanordnung (das heißt einem Treiber) einer spezifischen Spannungs-, Strom- oder Spannungs-Strom- (Leistungs-) Bedingung unterworfen wird. Einmal programmierbare nicht flüchtige Speicherzellen (OTP NV; OTP NV = one time programmable non-volatile) sind ein Typ von nicht flüchtigen, programmierbaren Speicherzellen, für die die Programmierung nicht umkehrbar ist.
Bei einem herkömmlichen nicht flüchtigen programmierbaren Speicherarray, das eine Mehrzahl von nicht flüchtigen programmierbaren Speicherzellen hat, hat jede Speicherzelle einen besonderen Adressort und erfordert daher eine Adressdecodiererschaltung plus einer Schreibtreiberschaltung und ferner eine Leseabtastschaltung, um eine jeweilige Speicherzelle eindeutig zu programmieren (das heißt zu beschreiben) oder aus derselben zu lesen.
Bei einigen Anordnungen können Adressdecodierschaltungen und Leseabtastschaltungen zwischen Speicherzellen gemeinsam verwendet sein. Schreibtreiberschaltungen werden jedoch üblicherweise zwischen Speicherzellen nicht gemeinsam verwendet, und daher hat jede Speicherzelle in einem Speicherarray ihre eigene Schreibtreiberschaltung. Schreibtreiberschaltungen sind als physisch groß bekannt, da es erforderlich ist, dass dieselben bei hohen Strompegeln niedrige Source-Widerstände haben. Da dieselben physisch groß sind, tendieren Schreibtreiberschaltungen dazu, die Zahl der nicht flüchtigen programmierbaren Speicherzellen, die in einem Speicherarray in einer integrierten Schaltung gefertigt werden können, zu begrenzen.
Bei einigen herkömmlichen nicht flüchtigen programmierbaren Speicherarrays, die eine Mehrzahl von nicht flüchtigen programmierbaren Speicherzellen haben, wird ein Zustand jeder Speicherzelle, die programmiert oder nicht programmiert ist, durch eine jeweilige Leseabtastschaltung abgetastet.
Ein Zustandserfassungsspielraumfehler, ein Leistungsverbrauch, eine Zugriffszeit und Siliziumbereichsbeschränkungen sind alles Kompromisse, die den Entwurf von Leseabtastschaltungen beeinflussen. Das Erfordernis von Leseabtastschaltungen tendiert ferner dazu, die Zahl von nicht flüchtigen programmierbaren Speicherzellen zu begrenzen, die in einer integrierten Schaltung gefertigt werden können.
Viele Typen von nicht flüchtigen programmierbaren Speicherzellen ziehen zusätzlich abhängig von ihrem logischen Zustand eine unterschiedliche Menge an Strom. Ein herkömmliches nicht flüchtiges programmierbares Speicherarray, das eine Mehrzahl von nicht flüchtigen programmierbaren Speicherzellen hat, kann somit abhängig von den Zuständen von Speicherzellen innerhalb des Speicherarrays und davon, wie auf dasselbe zugegriffen wird oder wie dasselbe gelesen wird, unterschiedliche Mengen an Strom ziehen. Für einige elektronische Systeme kann diese Variation unerwünscht sein.
Es ist wünschenswert, eine nicht flüchtige programmierbare Speicherzelle und ein zugeordnetes nicht flüchtiges programmierbares Speicherarray zu haben, die mit einem herkömmlichen Verfahren für integrierte Schaltungen gefertigt werden können und die eine hohe Dichte von nicht flüchtigen programmierbaren Speicherzellen, jedoch mit einem niedrigen Betriebsleistungsverbrauch und einer Zustandsverfassung mit einem hohen Rauschspielraum, erreichen können.
Die EP 1 298 729 A beschreibt eine einmalig programmierbare Speicherzelle mit einer Sicherung und einer Anti-Fuse in Reihe. Sie weist zwei Zustände auf, einen Anfangszustand und einen geschriebenen (programmierten Zustand). Im Anfangszustand ist ein Widerstand der Zelle endlich, typischerweise dominiert durch den relativ hohen Widerstand der Anti-Fuse. Im geschriebenen Zustand ist der Widerstand unendlich, da der Durchschlag der Sicherung zu einem offenen Stromkreis führt. Die Zelle kann programmiert werden, indem eine kritische Spannung über die Zelle angelegt wird, die einen kritischen Strom erzeugt, um zu bewirken, dass die Sicherung offen wird. Wenn eine kritische Spannung angelegt wird, bewirkt dies im Allgemeinen, dass die Anti-Fuse durchbricht, was wiederum bewirkt, dass ein Hochstromimpuls an die Sicherung angelegt wird. Die Zustände werden detektiert, indem eine Lesespannung über die Speicherzelle angelegt wird. Wenn der Speicher nicht programmiert wurde, fließt eine messbare Menge. Ansonsten fließt kein Strom.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung schafft eine nicht flüchtige programmierbare Speicherzelle, die eine Sicherung mit zwei Anschlüssen und eine Sicherung mit drei Anschlüssen koppelt. Wenn die nicht flüchtige programmierbare Speicherzelle mit anderen nicht flüchtigen programmierbaren Speicherzellen in einem nicht flüchtigen programmierbaren Speicherarray gekoppelt ist, können die nicht flüchtigen programmierbaren Speicherzellen ein gemeinsames Paar von Speisespannungsleitungen gemeinsam verwenden. Das nicht flüchtige programmierbare Speicherarray erfordert daher lediglich eine einzelne gemeinsame Schreibtreiberschaltung und eine einzelne gemeinsame Lesetreiberschaltung.
Bei einigen Ausführungsbeispielen kann ferner die nicht flüchtige programmierbare Speicherzelle gemeinsame Vorrichtungen und Strukturen, die durch herkömmliche CMOS- oder BiCMOS-Technologien verwendet werden, nutzen, die ein Speicherzellenausgangssignal liefern können, das mit gewöhnlichen logischen CMOS-Pegeln kompatibel ist. Eine hohe Dichte von nicht flüchtigen programmierbaren Speicherzellen kann in einem nicht flüchtigen programmierbaren Speicherarray in einer integrierten Schaltung gefertigt werden.
Gemäß einem Aspekt der vorliegenden Erfindung weist eine Speicherzelle einen Speicherzellen-Schreibfreigabeknoten und einen Speicherzellen-Ausgangsknoten auf. Die Speicherzelle weist ferner eine Sicherung, die einen ersten Knoten und einen zweiten Knoten hat, und eine Antisicherung, die einen Auslöserknoten, einen ersten Knoten und einen zweiten Knoten hat, auf. Der Auslöserknoten ist mit dem Speicherzellen-Schreibfreigabeknoten gekoppelt. Der erste Knoten der Antisicherung und der zweite Knoten der Sicherung sind mit dem Speicherzellen-Ausgangsknoten gekoppelt. Eine erste und eine zweite Spannung, die an dem Speicherzellen-Ausgangsknoten erscheinen, geben einen ersten und einen zweiten binären Zustand der Speicherzelle an.
Gemäß einem anderen Aspekt der vorliegenden Erfindung hat ein Speicherarray eine Mehrzahl von Speicherzellen. Die Mehrzahl von Speicherzellen weist eine entsprechende Mehrzahl von Speicherzellen-Schreibfreigabeknoten und eine entsprechende Mehrzahl von Speicherzellen-Ausgangsknoten auf. Die Mehrzahl von Speicherzellen weist ferner eine entsprechende Mehrzahl von Sicherungen auf, wobei jede Sicherung einen jeweiligen ersten Knoten und einen jeweiligen zweiten Knoten hat. Die Mehrzahl von Speicherzellen weist ferner eine entsprechende Mehrzahl von Antisicherungen auf. Jede Antisicherung hat einen jeweiligen Auslöserknoten, einen jeweiligen ersten Knoten und einen jeweiligen zweiten Knoten. Der Auslöserknoten jeder Sicherung ist mit einem jeweiligen der Mehrzahl von Speicherzellen-Schreibfreigabeknoten gekoppelt. Der zweite Knoten jeder Sicherung und der erste Knoten jeder Antisicherung sind mit einem jeweiligen einer Mehrzahl von Speicherzellen-Ausgangsknoten gekoppelt. Jeweilige erste und zweite Spannungen, die an jedem der Mehrzahl von Speicherzellen-Ausgangsknoten erscheinen, geben einen jeweiligen ersten und zweiten binären Zustand von jeder jeweiligen der Mehrzahl von Speicherzellen an.
Gemäß einem anderen Aspekt der vorliegenden Erfindung weist eine Speicherzelle einen ersten und einen zweiten Speicherzellen-Schreibfreigabeknoten und einen Speicherzellen-Ausgangsknoten auf. Die Speicherzelle weist ferner eine erste Sicherung, die einen ersten und einen zweiten Knoten hat, auf. Die Speicherzelle weist ferner eine erste Antisicherung, die einen Auslöserknoten, einen ersten Knoten und einen zweiten Knoten hat, auf. Der erste Knoten der ersten Antisicherung ist mit dem zweiten Knoten der ersten Sicherung gekoppelt. Der Auslöserknoten der ersten Antisicherung ist mit dem ersten Speicherzellen-Schreibfreigabeknoten gekoppelt. Die Speicherzelle weist ferner eine zweite Sicherung, die einen ersten Knoten und einen zweiten Knoten hat, auf. Der erste Knoten der zweiten Sicherung ist mit dem zweiten Knoten der ersten Sicherung gekoppelt. Die Speicherzelle weist ferner eine zweite Antisicherung, die einen Auslöserknoten, einen ersten Knoten und einen zweiten Knoten hat, auf. Der Auslöserknoten der zweiten Antisicherung ist mit dem zweiten Speicherzellen-Schreibfreigabeknoten gekoppelt. Der erste Knoten der zweiten Antisicherung und der zweite Knoten der zweiten Sicherung sind mit dem Speicherzellen-Ausgangsknoten gekoppelt. Der zweite Knoten der zweiten Antisicherung ist mit dem ersten Knoten der ersten Sicherung gekoppelt. Mit dieser Anordnung kann die Speicherzelle mehr als einmal programmiert werden.
Figurenliste
Die vorhergehenden Merkmale der Erfindung sowie die Erfindung selbst sind aus der folgenden detaillierten Beschreibung der Zeichnungen besser verständlich. Es zeigen:

1 ein Blockdiagramm, das einen Typ einer nicht flüchtigen programmierbaren Speicherzelle zeigt;
1A ein Blockdiagramm, das einen anderen Typ einer nicht flüchtigen programmierbaren Speicherzelle zeigt;
2 ein Blockdiagramm, das ein nicht flüchtiges programmierbares Speicherarray zeigt, das eine Mehrzahl von nicht flüchtigen programmierbaren Speicherzellen des in 1 gezeigten Typs und eine einzelne Lesetreiberschaltung und eine einzelne Schreibtreiberschaltung hat;
3 ein Blockdiagramm, das einen anderen nicht flüchtigen Speicher zeigt, der eine Mehrzahl von nicht flüchtigen programmierbaren Speicherzellen des in 2 gezeigten Typs und eine einzelne Lesetreiberschaltung und eine einzelne Schreibtreiberschaltung hat;
4 ein Blockdiagramm, das einen anderen nicht flüchtigen programmierbaren Speicher zeigt, der eine Mehrzahl von nicht flüchtigen programmierbaren Speicherzellen des in 2 gezeigten Typs hat und eine einzelne Lesetreiberschaltung und eine einzelne Schreibtreiberschaltung hat;
5 ein Blockdiagramm, das einen anderen nicht flüchtigen programmierbaren Speicher zeigt, der eine Mehrzahl von nicht flüchtigen programmierbaren Speicherzellen des in 1 gezeigten Typs und eine einzelne Lesetreiberschaltung und eine einzelne Schreibtreiberschaltung hat;
6 eine grafische Darstellung, die eine Programmierung einer nicht flüchtigen programmierbaren Speicherzelle, beispielsweise der nicht flüchtigen programmierbaren Speicherzelle von 1, angibt; und
7 ein Blockdiagramm, das eine exemplarische nicht flüchtige neu programmierbare Speicherzelle, die programmiert und dann zweimal neu programmiert werden kann, zeigt.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Vor einem Beschreiben der vorliegenden Erfindung sind einige einführende Konzepte und eine einführende Terminologie erläutert. Wie hierin verwendet, ist der Ausdruck „Antisicherung“ verwendet, um eine Vorrichtung zu beschreiben, die normalerweise einen relativ hohen Widerstand, beispielsweise größer als ein Megaohm, hat und die programmiert sein kann, um einen relativ niedrigen Widerstand, zum Beispiel einige Hundert Ohm, zu haben. Antisicherungen existieren in einer Vielfalt von Formen, die NMOS- und PMOS-Feldeffekttransistor- (FET-) basierte Antisicherungen aufweisen.
Herkömmliche Antisicherungen sind Vorrichtungen mit zwei Anschlüssen und werden durch Anwenden von speziellen Spannungs-Strom-Bedingungen über denn zwei Anschlüssen von einem Status eines hohen Widerstands zu einem Status eines niedrigen Widerstands geändert. Zener-Zapping-Antisicherungen bzw. Zener-Lösch-Antisicherungen und Oxid-Durchbruch-Antisicherungen sind zwei herkömmliche Typen von Antisicherungen mit zwei Anschlüssen. Es ist offensichtlich, dass es für solche Vorrichtungen mit zwei Anschlüssen, wenn eine Vielzahl derselben parallel platziert ist, keinen Weg gibt, eine spezielle Antisicherung ohne eine Programmierung der anderen zu programmieren.
Im Gegensatz zu der herkömmlichen Antisicherung sind hierin beschriebene Antisicherungen Vorrichtungen mit drei Anschlüssen, die durch Anlegen einer Spannung zwischen zwei Anschlüssen in einer Kombination mit einem Anlegen eines „Schreibsignals“ an einen „Auslöserknoten“ auf eine im Folgenden zusammen mit 6 beschriebene Weise von einem Status eines hohen Widerstands zu einem Status eines niedrigen Widerstands geändert werden. Der Auslöserknoten ist im Wesentlichen mit einer Basis eines Bipolartransistors gekoppelt. Der Bipolartransistor hat eine Kollektorzu-Emitter-Durchbruchsspannung, die eine Funktion eines Basispotenzials ist.
Wie hierin verwendet, ist der Ausdruck „Sicherung“ verwendet, um eine Vorrichtung, die normalerweise einen relativ niedrigen Widerstand, beispielsweise 0,1 Ohm, hat und die programmiert werden kann, um einen relativ hohen Widerstand, beispielsweise größer als ein Megaohm, zu haben, zu beschreiben. Sicherungen existieren in einer Vielfalt von Formen, die Metall- oder Polysiliziumsicherungen aufweisen, jedoch nicht darauf begrenzt sind.
Bezug nehmend auf 1 weist eine exemplarische programmierbare Speicherzelle 12 einen Speicherzellen-Schreibfreigabeknoten 12-2 und einen Speicherzellen-Ausgangsknoten 12-1 auf. Die Speicherzelle weist ferner eine Sicherung 14, die einen ersten Knoten 14a und einen zweiten Knoten 14b hat, auf. Die Speicherzelle 12 weist ferner eine Antisicherung 16, die einen Auslöserknoten 16c, einen ersten Knoten 16a und einen zweiten Knoten 16b hat, auf. Der Auslöserknoten 16c ist mit dem Speicherzellen-Schreibfreigabeknoten 12-2 gekoppelt. Der erste Knoten 16a der Antisicherung 16 und der zweite Knoten 14b der Sicherung 14 sind mit dem Speicherzellen-Ausgangsknoten 12-1 gekoppelt. Bei einem Betrieb erscheint ein Signal 20, das eine erste und eine zweite Spannung hat, an dem Speicherzellen-Ausgangsknoten 12-1, insbesondere, wenn ein Spannungsunterschied zwischen dem ersten Knoten 14a der Sicherung 14 und dem zweiten Knoten 16b der Antisicherung 16 angelegt ist. Die erste und die zweite Spannung geben einen ersten und einen zweiten binären Zustand der Speicherzelle 12 an.
Vor einer Programmierung der Speicherzelle 12 hat die Sicherung 14 anfangs verglichen mit einem höheren Anfangswiderstand der Antisicherung 16 zwischen dem ersten Knoten 16a und dem zweiten Knoten 16b der Antisicherung 16 einen niedrigeren Anfangswiderstand zwischen dem ersten Knoten 14a und dem zweiten Knoten 14b der Sicherung 14.
Nach der Programmierung der Speicherzelle 12 hat die Sicherung 14 verglichen mit dem niedrigeren Anfangswiderstand der Sicherung 14 zwischen dem ersten Knoten 14a und dem zweiten Knoten 14b der Sicherung 14 einen höheren programmierten Widerstand, und die Antisicherung 16 hat verglichen mit sowohl dem höheren Anfangswiderstand der Antisicherung 16 als auch dem höheren programmierten Widerstand der Sicherung 14 zwischen dem ersten Knoten 16a und dem zweiten Knoten 16b der Antisicherung 16 einen niedrigeren programmierten Widerstand.
Bei einigen Ausführungsbeispielen ist anfangs vor der Programmierung der Speicherzelle 12 ein Widerstand zwischen dem ersten Knoten 14a der Sicherung 14 und dem zweiten Knoten 16b der Antisicherung 16 größer als etwa ein Megaohm, und nach der Programmierung der Speicherzelle 12 ist der Widerstand zwischen dem ersten Knoten 14a der Sicherung 14 und dem zweiten Knoten 16b der Antisicherung 16 ebenfalls größer als etwa ein Megaohm.
Bei einigen Ausführungsbeispielen hat die Speicherzelle 12 zwischen dem ersten Knoten 14a der Sicherung 14 und dem zweiten Knoten 16b der Antisicherung 16 vor und nach der Programmierung der Speicherzelle 12 im Wesentlichen den gleichen Widerstand. Bei einigen Ausführungsbeispielen hat dementsprechend die Speicherzelle 12 vor und nach der Programmierung der Speicherzelle 12 im Wesentlichen den gleichen Leistungsverbrauch.
Während eines Programmierungsbetriebs bzw. einer Programmierungsoperation sind der erste Knoten 14a der Sicherung 14 und der zweite Knoten 16b der Antisicherung 16 gekoppelt, um einen Schreibspannungsunterschied zwischen einem VDD-Spannungsbus 10 und einem VSS-Spannungsbus 18 aufzunehmen. Während eines Lesebetriebs sind der erste Knoten 14a der Sicherung 14 und der zweite Knoten 16b der Antisicherung 16 gekoppelt, um einen Lesespannungsunterschied aufzunehmen. Bei einigen Ausführungsbeispielen unterscheidet sich der Lesespannungsunterschied von dem Schreibspannungsunterschied.
Es sollte offensichtlich sein, dass, wenn die Schreibspannung oder die Lesespannung hierin beschrieben sind, vorausgesetzt ist, dass die Schreibspanung oder die Lesespannung zwischen dem VDD-Spannungsbus 10 und dem VSS-Spannungsbus 18 einen Spannungsunterschied betreffen. Bei einigen Ausführungsbeispielen ist der VSS-Spannungsbus 18 an Masse oder null Volt gebunden.
Ein Knoten 12-3 der Speicherzelle 12 ist mit dem VDD-Spannungsbus 10 und mit dem ersten Knoten 14a der Sicherung gekoppelt. Ein Knoten 12-4 der Speicherzelle 12 ist mit einem VSS-Spannungsbus 18 und dem zweiten Knoten 16b der Antisicherung 16 gekoppelt. Eine Spannung, die an dem VDD-Spannungsbus 10 erscheint, ist höher als eine Spannung, die an dem VSS-Spannungsbus 18 erscheint.
Eine Programmierung von und ein Lesen der Speicherzelle 12 sind aus der folgenden Erörterung zusammen mit 2 - 6 besser verständlich. Während einer Programmierung der Speicherzelle 12 von dem ersten binären Zustand zu dem zweiten binären Zustand wird jedoch die Antisicherung 16 konfiguriert, um an einem Schreibfreigabeknoten 12-2, der mit dem Auslöserknoten 16c gekoppelt ist, ein vorbestimmtes Spannungs-Strom-Signal 22 aufzunehmen, und ansprechend auf das vorbestimmte Spannungs-Strom-Signal 22 in einer Kombination mit einer Schreibspannung, die an dem VDD-Spannungsbus 10 (das heißt zwischen Knoten 12-3 und 12-4) erscheint, wird die Antisicherung 16 konfiguriert, um den Widerstand unumkehrbar zu ändern, um verglichen mit einem höheren Anfangswiderstand der Antisicherung 16 zwischen dem ersten Knoten 16a und dem zweiten Knoten 16b der Antisicherung 16 einen niedrigeren programmierten Widerstand zu haben. Ansprechend auf das Ändern des Widerstands der Antisicherung 16 wird danach die Sicherung 14 konfiguriert, um einen Widerstand unumkehrbar zu ändern, das heißt durchzubrennen, um verglichen mit sowohl einem niedrigen Anfangswiderstand der Sicherung 14 als auch dem niedrigeren programmierten Widerstand der Antisicherung 16 zwischen dem ersten Knoten 14a und dem zweiten Knoten 14b der Sicherung 14 einen höheren programmierten Widerstand zu haben, was in einer Änderung der Spannung 20, die an dem Speicherzellen-Ausgangsknoten 12-1 erscheint, von der ersten Spannung zu der zweiten Spannung resultiert (wenn eine Lesespannung über den Knoten 12-3 und 12-4 angelegt ist). Für eine Programmierung ist das vorbestimmte Spannungs-Strom-Signal 22 oberhalb einer Spannung, die an dem VSS-Spannungsbus 18 erscheint.
Bei einigen Anordnungen ist die erste Spannung, die dem ersten binären Zustand entspricht, in dem Bereich von zwei bis fünf Volt, und die zweite Spannung, die dem zweiten binären Zustand entspricht, ist in dem Bereich von null bis 0,5 Volt.
Nun Bezug nehmend auf 1A weist eine andere exemplarische nicht flüchtige programmierbare Speicherzelle 32 einen Speicherzellen-Schreibfreigabeknoten 32-2 und einen Speicherzellen-Ausgangsknoten 32-1 auf. Die Speicherzelle 32 weist ferner eine Sicherung 36, die einen ersten Knoten 36a und einen zweiten Knoten 36b hat, auf. Die Speicherzelle 32 weist ferner eine Antisicherung 34, die einen Auslöserknoten 34c, einen ersten Knoten 34a und einen zweiten Knoten 34b hat, auf. Der Auslöserknoten 34c ist mit dem Speicherzellen-Schreibfreigabeknoten 32-2 gekoppelt. Der erste Knoten 34a der Antisicherung 34 und der zweite Knoten 36b der Sicherung 36 sind mit dem Speicherzellen-Ausgangsknoten 32-1 gekoppelt. Ein Signal 40, das eine erste und eine zweite Spannung hat, erscheint, insbesondere wenn ein Spannungsunterschied zwischen dem ersten Knoten 36a der Sicherung 36 und dem zweiten Knoten 34b der Antisicherung 34 angelegt ist, beim Betrieb an dem Speicherzellen-Ausgangsknoten 32-1. Die erste und die zweite Spannung geben einen ersten und einen zweiten binären Zustand der Speicherzelle 32 an.
Vor einer Programmierung der Speicherzelle 32 hat anfangs die Sicherung 35 verglichen mit einem höheren Anfangswiderstand der Antisicherung 34 zwischen dem ersten Knoten 34a und dem zweiten Knoten 34b der Antisicherung 34 zwischen dem ersten Knoten 36a und dem zweiten Knoten 36b der Sicherung 36 einen niedrigeren Anfangswiderstand.
Nach der Programmierung der Speicherzelle 32 hat die Sicherung 36 verglichen mit dem niedrigeren Anfangswiderstand der Sicherung 36 zwischen dem ersten Knoten 36a und dem zweiten Knoten 36b der Sicherung 36 einen höheren programmierten Widerstand, und die Antisicherung 34 hat verglichen mit sowohl dem höheren Anfangswiderstand der Antisicherung 34 als auch dem höheren programmierten Widerstand der Sicherung 36 zwischen dem ersten Knoten 34a und dem zweiten Knoten 34b der Antisicherung 34 einen niedrigeren programmierten Widerstand.
Bei einigen Ausführungsbeispielen ist anfangs vor einer Programmierung der Speicherzelle 32 ein Widerstand zwischen dem ersten Knoten 36a der Sicherung 36 und dem zweiten Knoten 34b der Antisicherung 34 größer als etwa ein Megaohm, und nach der Programmierung der Speicherzelle 32 ist der Widerstand zwischen dem ersten Knoten 36a der Sicherung 36 und dem zweiten Knoten 34b der Antisicherung 34 ebenfalls größer als etwa ein Megaohm.
Bei einigen Ausführungsbeispielen hat die Speicherzelle 32 zwischen dem ersten Knoten 36a der Sicherung 36 und dem zweiten Knoten 34b der Antisicherung 34 vor und nach der Programmierung der Speicherzelle 32 im Wesentlichen den gleichen Widerstand. Bei einigen Ausführungsbeispielen hat dementsprechend die Speicherzelle 32 vor und nach der Programmierung der Speicherzelle 32 im Wesentlichen den gleichen Leistungsverbrauch.
Während eines Programmierungsbetriebs sind der erste Knoten 36a der Sicherung 36 und der zweite Knoten 34b der Antisicherung 34 gekoppelt, um zwischen dem VDD-Spannungsbus 30 und dem VSS-Spannungsbus 38 einen Schreibspannungsunterschied aufzunehmen. Während eines Lesebetriebs sind der erste Knoten 36a der Sicherung 36 und der zweite Knoten 34b der Antisicherung 34 gekoppelt, um einen Lesespannungsunterschied aufzunehmen. Bei einigen Ausführungsbeispielen unterscheidet sich die Lesespannung von der Schreibspannung.
Es sollte offensichtlich sein, dass, wenn die Schreibspannung oder die Lesespannung hierin beschrieben sind, vorausgesetzt wird, dass die Schreibspannung oder die Lesespannung einen Spanungsunterschied zwischen dem VDD-Spannungsbus 30 und dem VSS-Spannungsbus 38 betreffen. Bei einigen Ausführungsbeispielen ist der VSS-Spannungsbus 38 an Masse oder null Volt gebunden.
Ein Knoten 32 -3 der Speicherzelle 32 ist mit dem VDD-Spannungsbus 30 und mit dem zweiten Knoten 34b der Antisicherung 34 gekoppelt. Ein Knoten 32-4 der Speicherzelle 32 ist mit einem VSS-Spannungsbus 38 und mit dem ersten Knoten 36a der Sicherung 36 gekoppelt. Eine Spannung, die an dem VDD-Spannungsbus 30 erscheint, ist höher als eine Spannung, die an dem VSS-Spannungsbus 38 erscheint.
Eine Programmierung der Speicherzelle 32 und ein Lesen derselben ist aus der folgenden Erörterung zusammen mit 2 - 6 besser verständlich. Während der Programmierung der Speicherzelle 32 von dem ersten binären Zustand zu dem zweiten binären Zustand wird jedoch die Antisicherung 34 konfiguriert, um an einem Schreibfreigabeknoten 32-2, der mit dem Auslöserknoten 34c gekoppelt ist, ein vorbestimmtes Spannungs-Strom-Signal 42 aufzunehmen, und ansprechend auf das vorbestimmte Spannungs-Strom-Signal 42 in Kombination mit einer Schreibspannung, die an dem VDD-Spannungsbus 30 (das heißt über den Knoten 32-3 und 32-4) erscheint, wird die Antisicherung 34 konfiguriert, um einen Widerstand unumkehrbar zu ändern, um verglichen mit einem höheren Anfangswiderstand der Antisicherung 34 zwischen dem ersten Knoten 34a und dem zweiten Knoten 34b der Antisicherung 34 einen niedrigeren programmierten Widerstand zu haben. Ansprechend auf das Ändern des Widerstands der Antisicherung 34 wird danach die Sicherung 36 konfiguriert, um den Widerstand unumkehrbar zu ändern (das heißt durchzubrennen), um verglichen mit sowohl einem niedrigeren Anfangswiderstand der Sicherung 36 als auch dem niedrigeren programmierten Widerstand der Antisicherung 34 zwischen dem ersten Knoten 36a und dem zweiten Knoten 36b der Sicherung 36 einen höheren programmierten Widerstand zu haben, was in einer Änderung der Spannung 40, die an dem Speicherzellen-Ausgangsknoten 32-1 erscheint, von der ersten Spannung zu der zweiten Spannung (wenn eine Lesespannung über den Knoten 32-3 und 32-4 angelegt ist) resultiert. Für eine Programmierung ist das vorbestimmte Spannungs-Strom-Signal 42 unterhalb einer Spannung, die an dem VDD-Spannungsbus 30 erscheint.
Bei einigen Anordnungen ist die erste Spannung, die dem ersten binären Zustand entspricht, in einem Bereich von null bis 0,5 Volt, und die zweite Spannung, die dem zweiten binären Zustand entspricht, ist in einem Bereich von zwei bis fünf Volt. Es ist zu erkennen, dass die Spannungen des ersten und des zweiten binären Zustands der Speicherzelle 32 entgegengesetzt zu den Spannungen des ersten und des zweiten binären Zustands der Speicherzelle 12 von 1 sind.
Nun Bezug nehmend auf 2 weist ein nicht flüchtiges programmierbares Speicherarray 50 eine Mehrzahl von Speicherzellen 12a - 12N jeweils von einem Typ einer Speicherzelle 12, die vorher zusammen mit 1 beschrieben ist, jedoch mit einem zusätzlichen Bezeichnungsbuchstaben a bis N, der einen Einzelfall der Speicherzelle 12 angibt, auf. Eine Speicherzelle 12a ist beispielsweise ein a-ter Einzelfall der Speicherzelle 12 von 1, die Knoten 12aa, 12ab, 12ac und 12ad hat, die ein a-ter Einzelfall von Knoten 12a, 12b,12c und 12d von 1 sind.
Die Speicherzellen 12a-12N sind zwischen dem VDD-Spannungsbus 10 (siehe ferner 1) und dem VSS-Spannungsbus 18 (siehe ferner 1) gekoppelt. Der VDD-Spannungsbus 10 und der VSS-Spannungsbus 18 sind allen Speicherzellen 12a - 12N gemeinsam. Wie im Vorhergehenden beschrieben ist, ist eine Spannung, die an dem VDD-Spannungsbus 10 erscheint, höher als eine Spannung, die an dem VSS-Spannungsbus 18 erscheint.
Die Antisicherungen 16a - 16N der Speicherzellen 12a - 12N sind im stärkeren Detail als in 1 gezeigt. Für einige Halbleiterfertigungsverfahren können die Antisicherungen 16a - 16N als parasitäre laterale NPN-Transistoren 68a - 68N, die jeweils in MOS- (NMOS-) Vorrichtungen 70a - 70N eines N-Typs anwesend sind, implementiert sein. Für andere Halbleiterfertigungsverfahren können jedoch die Antisicherungen 16a - 16N jeweils als NPN-Bipolar-Transistoren 68a - 68N implementiert sein.
Ein Schreibfreigabesignal, beispielsweise ein Schreibfreigabesignal 72a, das an dem Schreibfreigabeknoten 12ab und daher an dem Auslöserknoten 16ac erscheint, das eine höhere Spannung als eine Spannung hat, die an dem VSS-Spannungsbus 18 erscheint, tendiert dazu, zu verursachen, dass sich die Antisicherung 16a zuerst einschaltet, um dann, wenn ein Spannungsunterschied zwischen dem VDD-Spannungsbus 10 und dem VSS-Spannungsbus 18 innerhalb eines Programmierungsspannungsfensters ist, durchzubrechen und sich schließlich thermisch zu verflüchtigen, wodurch dieselbe unumkehrbar ein niedrigerer Widerstand als vor dem Anlegen des Auslösersignals wird. Dieser Betrieb und das Programmierungsspannungsfenster sind detaillierter zusammen mit 6 beschrieben.
Der VDD-Spannungsbus ist gekoppelt, um eine Schreibspannung 60 von einer VDD-Schreibtreiberschaltung 56 aufzunehmen. Der VDD-Spannungsbus 10 ist ferner gekoppelt, um von einer VDD-Lesetreiberschaltung 62 eine Lesespannung 66 aufzunehmen. Bei einigen Ausführungsbeispielen unterscheiden sich die Lesespannung 66 und die Schreibspannung 60 voneinander. Bei einigen Ausführungsbeispielen ist die Lesespannung 66 niedriger als die Schreibspannung 60. Bei einigen Ausführungsbeispielen sind die Lese- und die Schreibspannung 66, 60 gleich. Bei einigen Ausführungsbeispielen ist der VSS-Spannungsbus 18 mit Masse oder null Volt gekoppelt.
Bei einigen Ausführungsbeispielen ist die Schreibspannung 60 etwa zehn Volt oberhalb und die Lesespannung 66 ist etwa drei Volt oberhalb des VSS-Spannungsbusses 18. Bei einigen Ausführungsbeispielen ist das Schreibfreigabesignal 72a oberhalb des VSS-Spannungsbusses 18 durch die Basis-Emitter-Diode des parasitären NPN-Transistors 68a an 0,7 Volt geklemmt.
Zu einer speziellen Zeit nimmt der VDD-Spannungsbus 10 lediglich die Spannungen 60, 66 auf. Während einer Programmierung des Speichers 50 nimmt insbesondere der VDD-Spannungsbus 10 die Schreibspannung 60 auf, und während eines Lesens des Speichers 50 nimmt der VDD-Spannungsbus 10 die Lesespannung 66 auf. Die Spannung, die an dem VDD-Spannungsbus erscheint, wird gemäß den Schreib- und Lesesignalen, die an einem Schreib- (Wr-) Knoten 58 und einem Lese- (Rd-) Knoten 64 jeweils aufgenommen werden, bestimmt.
Die VDD-Schreibtreiberschaltung 56 ist gekoppelt, um eine Spannung 52, die gleich oder ähnlich zu der Schreibspannung 60 sein kann, die jedoch kontinuierlich und nicht unter der Steuerung des Schreibsignals, das an dem Schreibknoten 58 aufgenommen wird, sein kann, aufzunehmen. Die VDD-Lesetreiberschaltung 62 ist ähnlich gekoppelt, um eine Spannung 54, die gleich oder ähnlich zu der Lesespannung 66 sein kann, die jedoch kontinuierlich und nicht unter der Steuerung des Lesesignals, das von dem Leseknoten 64 aufgenommen wird, sein kann, aufzunehmen.
Wie im Vorhergehenden zusammen mit 1 beschrieben ist, wird während der Programmierung einer Speicherzelle, beispielsweise der Speicherzelle 12a, von dem ersten binären Zustand zu dem zweiten binären Zustand die Antisicherung 16a konfiguriert, um ein Schreibfreigabesignal in der Form eines vorbestimmten Spannungs-StromSignals 72a an dem Schreibfreigabeknoten 12ab und daher an dem Auslöserknoten 16ac aufzunehmen, und die Antisicherung 16a wird ansprechend auf die vorbestimmte Spannung 72a oder den vorbestimmten Strom 72a in Kombination mit der Schreibspannung 60, die an dem VDD-Spannungsbus 10 erscheint, konfiguriert, um ihren Widerstand unumkehrbar zu ändern, um zwischen dem ersten Knoten 16aa und dem zweiten Knoten 16ab der Antisicherung 16a verglichen mit einem höheren Anfangswiderstand der Antisicherung 16a einen niedrigeren programmierten Widerstand zu haben. Ansprechend auf das Ändern des Widerstands der Antisicherung 16a wird danach die Sicherung 14a konfiguriert, um einen Widerstand unumkehrbar zu ändern, das heißt durchzubrennen, um verglichen mit sowohl einem niedrigeren Anfangswiderstand der Sicherung 14a als auch dem niedrigeren programmierten Widerstand der Antisicherung 16a einen zwischen dem ersten Knoten 14aa und dem zweiten Knoten 14ab der Sicherung 14 höheren programmierten Widerstand zu haben, was in einer Änderung der Spannung 20a, die an dem Speicherzellen-Ausgangsknoten 12aa erscheint, von der ersten Spannung zu der zweiten Spannung resultiert.
Die erste und die zweite Spannung können jene sein, die erzeugt werden, wenn die Lesespannung 66 an dem VDD-Spannungsbus 10 erscheint. Wenn die Lesespannung 66 beispielsweise fünf Volt ist, und eine Spannung, die an dem VSS-Spannungsbus 18 erscheint, etwa null Volt ist, das heißt Masse ist, dann ist die erste Spannung, die an dem Ausgangsknoten 74a vor einer Programmierung erscheint, etwa fünf Volt, und die zweite Spannung, die an dem Ausgangsknoten 74a nach einer Programmierung erscheint, ist etwa null Volt. Jede der Speicherzellen 12a - 12N ist programmiert und verhält sich auf die gleiche Weise gemäß Signalen, die an die jeweiligen Auslösereingangsknoten 16ac - 16Nc angelegt sind.
Bei einigen Ausführungsbeispielen sind die Ausgangstreiberschaltungen 76a - 76N gekoppelt, um Speicherzellenausgangssignale 74a - 74N aufzunehmen und jeweils gepufferte Ausgangssignale 78a - 78N zu liefern.
Bei einigen alternativen Anordnungen sind die Schreibtreiberschaltung 56 und die Lesetreiberschaltung 62 nicht verwendet. Stattdessen werden die Spannung 52 und die Spannung 54 von außerhalb des Speicherarrays 50 einzeln aufgenommen und mit dem VDD-Spannungsbus 10 abhängig davon direkt gekoppelt, ob eine Programmierung des Speicherarrays 50 auftritt, oder ob ein Lesen des Speicherarrays 50 auftritt. Ähnliche alternative Anordnungen sind mit Speicherarrays, die im Folgenden in 3 - 5 gezeigt sind, ebenfalls möglich, sind jedoch nicht wieder beschrieben.
Nun Bezug nehmend auf 3 weist ein nicht flüchtiges programmierbares Speicherarray 120 eine Mehrzahl von Speicherzellen 32a - 32N jeweils von einem Typ einer Speicherzelle 32, die vorher in Verbindung mit 1A beschrieben ist, jedoch mit einem zusätzlichen Bezeichnungsbuchstaben a bis N, der einen Einzelfall der Speicherzelle 32 angibt, auf. Die Speicherzelle 32a ist beispielsweise ein a-ter Einzelfall der Speicherzelle 32 von 1A, die Knoten 32aa. 32ab, 32ac und 32ad, die ein a-ter Einzelfall von Knoten 32a, 32b, 32c, 32d von 1A sind, hat.
Die Speicherzellen 32a - 32N sind zwischen den VDD-Spannungsbus 30 (siehe ferner 1A) und den VSS-Spannungsbus 38 (siehe ferner 1A) gekoppelt. Der VDD-Spannungsbus 30 und der VSS-Spannungsbus 38 sind allen Speicherzellen 32a - 32N gemeinsam. Wie im Vorhergehenden beschrieben ist, ist eine Spannung, die an dem VDD-Spannungsbus 30 erscheint, höher als eine Spannung, die an dem VSS-Spannungsbus 38 erscheint.
Die Antisicherungen 34a - 34N der Speicherzellen 32a - 32N sind detaillierter als in 1A gezeigt. Für einige Halbleiterfertigungsverfahren können die Antisicherungen 34a - 34N jeweils als parasitäre laterale PNP-Transistoren 122a - 122N, die in MOS- (PMOS-) Vorrichtungen 124a - 124N eines P-Typs anwesend sind, implementiert sein. Für andere Halbleiterfertigungsverfahren können jedoch die Antisicherungen 34a - 34N jeweils als PNP-Bipolar-Transistoren 122a - 122 N implementiert sein.
Ein Schreibfreigabesignal, beispielsweise ein Schreibfreigabesignal 126a, das an dem Schreibfreigabeknoten 32ab und daher an dem Auslöserknoten 34ac erscheint, das eine niedrigere Spannung als eine Spannung hat, die an dem VDD-Spannungsbus 30 erscheint, tendiert dazu, zu verursachen, dass sich die Antisicherung 34a zuerst einschaltet, um dann, wenn ein Spannungsunterschied zwischen dem VDD-Spannungsbus 30 und dem VSS-Spannungsbus 38 innerhalb eines Programmierungsspannungsfensters ist, durchzubrechen und sich schließlich thermisch zu verflüchtigen, wodurch dieselbe unumkehrbar ein niedrigerer Widerstand als vor dem Anlegen des Auslösersignals wird. Dieser Betrieb und das Programmierungsspannungsfenster sind detaillierter zusammen mit 6 beschrieben.
Der VSS-Spannungsbus 30 ist gekoppelt, um eine Schreibspannung 136 von einer VSS-Schreibtreiberschaltung 134 aufzunehmen. Der VSS-Spannungsbus 38 ist ferner gekoppelt, um von einer VSS-Lesetreiberschaltung 140 eine Lesespannung 142 aufzunehmen. Bei einigen Ausführungsbeispielen sind die Lesespannung 142 und die Schreibspannung 136 unterschiedliche Spannungen. Bei einigen Ausführungsbeispielen ist die Lesespannung 142 niedriger (das heißt weniger negativ) als die Schreibspannung 136. Bei einigen Ausführungsbeispielen sind die Lese- und die Schreibspannung 142, 136 gleich. Bei einigen Ausführungsbeispielen ist der VDD-Spannungsbus 30 mit Masse oder null Volt gekoppelt.
Bei einigen Ausführungsbeispielen ist die Schreibspannung 136 etwa zehn Volt unterhalb und die Lesespannung 142 etwa drei Volt unterhalb des VDD-Spannungsbusses 30. Bei einigen Ausführungsbeispielen ist das Schreibfreigabesignal 126a durch die parasitäre Basis-Emitter-Diode des parasitären PNP-Transistors 122a etwa 0,7 Volt unterhalb des VDD-Spannungsbusses 30 gekoppelt.
Zu einer speziellen Zeit nimmt der VSS-Spannungsbus 30 lediglich eine der Spannungen 136, 142 auf. Während einer Programmierung des Speichers 120 nimmt insbesondere der VSS-Spannungsbus 38 die Schreibspannung 136 auf, und während eines Lesens des Speichers 120 nimmt der VDD-Spannungsbus 38 die Lesespannung 142 auf. Die Spannung, die an dem VSS-Spannungsbus 38 erscheint, ist gemäß Spannungs- oder Stromschreib- oder Lesesignalen, die an einem Schreib- (Wr-) Knoten 183 und einem Lese- (Rd-) Knoten 144 jeweils erscheinen, bestimmt.
Die VSS-Schreibtreiberschaltung 134 ist gekoppelt, um eine Spannung 148, die gleich oder ähnlich zu der Schreibspannung 136 sein kann, die jedoch kontinuierlich und nicht unter der Steuerung des Schreibsignals, das an dem Schreibknoten 138 aufgenommen wird, sein kann, aufzunehmen. Die VSS-Lesetreiberschaltung 40 ist ähnlich gekoppelt, um eine Spannung 146, die gleich oder ähnlich zu der Lesespannung 142, die jedoch kontinuierlich und nicht unter einer Steuerung des Lesesignals, das an dem Leseknoten 114 aufgenommen wird, sein kann, aufzunehmen.
Wie im Vorhergehenden zusammen mit 1A beschrieben ist, ist während der Programmierung einer Speicherzelle, beispielsweise der Speicherzelle 32a, von dem ersten binären Zustand zu dem zweiten binären Zustand die Antisicherung 34a konfiguriert, um ein Schreibfreigabesignal in der Form eines vorbestimmten Spannungs-StromSignals 126a an dem Schreibfreigabeknoten 32ab und daher an dem Auslöserknoten 34ac aufzunehmen, und ansprechend auf die vorbestimmte Spannung 126a oder den vorbestimmten Strom 126a in Kombination mit der Schreibspannung 136, die an dem VSS-Spannungsbus 38 erscheint, wird die Antisicherung 34a konfiguriert, um einen Widerstand unumkehrbar zu ändern, um einen niedrigeren programmierten Widerstand zwischen dem ersten Knoten 34aa und dem zweiten Knoten 34ab der Antisicherung 34a verglichen mit einem höheren Anfangswiderstand der Antisicherung 34a zu haben. Ansprechend auf den sich ändernden Widerstand der Antisicherung 34a wird daher die Sicherung 36a konfiguriert, um einen Widerstand unumkehrbar zu ändern, das heißt durchzubrennen, um verglichen mit einem niedrigeren Anfangswiderstand der Sicherung 36a zwischen dem ersten Knoten 36aa und dem zweiten Knoten 36ab der Sicherung 36a einen höheren programmierten Widerstand zu haben, was in einer Änderung der Spannung 128a, die an dem Speicherzellen-Ausgangsknoten 32aa erscheint, von der ersten Spannung zu der zweiten Spannung resultiert.
Die erste und die zweite Spannung können jene sein, die erzeugt werden, wenn die Lesespannung 142 an dem VSS-Spannungsbus 38 erscheint. Wenn die Lesespannung 142 beispielsweise negative fünf Volt ist, das heißt eine Spannung, die an dem VDD-Spannungsbus 32 erscheint, etwa null Volt ist, dann ist die erste Spannung, die an dem Ausgangsknoten 128a vor einer Programmierung erscheint, etwa zehn Volt, und die zweite Spannung, die an dem Ausgangsknoten 126a nach einer Programmierung erscheint, ist etwa negative fünf Volt. Jede der Speicherzellen 32a - 32N wird gemäß den Signalen, die an jeweilige Auslösereingangsknoten 34ac - 34Nc angelegt sind, programmiert und verhält sich auf die gleiche Weise.
Bei einigen Ausführungsbeispielen sind Ausgangstreiberschaltungen 130a - 130N gekoppelt, um an Knoten 128a - 128N Speicherzellenausgangssignale aufzunehmen und um jeweils gepufferte Ausgangssignale 132a - 132N zu liefern.
Nun Bezug nehmend auf 4 ist ein nicht flüchtiges programmierbares Speicherarray 200 ähnlich zu dem nicht flüchtigen programmierbaren Speicherarray 50 von 2. Das Speicherarray 200 weist jedoch die Speicherzellen 32a - 32N von 3 statt der Speicherzellen 12a - 12N von 2 auf.
Der VDD-Spannungsbus 30 ist gekoppelt, um von einer VDD-Schreibtreiberschaltung 206 eine Schreibspannung 208 aufzunehmen. Der VDD-Spannungsbus 30 ist ferner gekoppelt, um von einer VDD-Lesetreiberschaltung 212 eine Lesespannung 214 aufzunehmen. Die Schreibspannung 208 kann gleich oder ähnlich zu der Schreibspannung 60 von 2 sein, und die Lesespannung 214 kann gleich oder ähnlich zu der Lesespannung 66 von 2 sein. Bei einigen Ausführungsbeispielen ist der VSS-Spannungsbus 38 mit Masse oder null Volt gekoppelt.
Zu einer speziellen Zeit nimmt der VDD-Spannungsbus 30 lediglich eine der Spannungen 208, 214 auf. Während einer Programmierung des Speichers 200 nimmt insbesondere der VDD-Spannungsbus 30 die Schreibspannung 208 auf, und während eines Lesens des Speichers 200 nimmt der VDD-Spannungsbus 30 die Lesespannung 214 auf. Die Spannung, die an dem VDD-Spannungsbus 10 erscheint, ist gemäß Spannungs- oder Stromschreib- und Lesesignalen, die an einem Schreib- (Wr-) Knoten 210 bzw. einem Lese- (Rd-) Knoten 218 aufgenommen werden, bestimmt.
Ein Schreibsignal, beispielsweise ein Schreibfreigabesignal 218a, das hinsichtlich einer Spannung niedriger als eine Spannung, die an dem VDD-Spannungsbus 30 erscheint, ist, tendiert dazu, zu verursachen, dass die Antisicherung 16a schmilzt, sodass dieselbe einen niedrigeren Widerstand als vor dem Anlegen des Auslösersignals 218 erhält.
Die VDD-Schreibtreiberschaltung 210 ist gekoppelt, um eine Spannung 202, die gleich oder ähnlich zu der Schreibspannung 208, die jedoch kontinuierlich und nicht unter einer Steuerung des Schreibsignals, das an dem Schreibknoten 210 aufgenommen wird, sein kann, aufzunehmen. Die VDD-Lesetreiberschaltung 212 ist ähnlich gekoppelt, um eine Spannung 204, die gleich oder ähnlich zu der Lesespannung 214, die jedoch kontinuierlich und nicht unter der Steuerung des Lesesignals, das an dem Knoten 216 aufgenommen wird, sein kann, aufzunehmen.
Bei einigen Ausführungsbeispielen sind Ausgangstreiberschaltungen 222a - 222N gekoppelt, um die Speicherzellenausgangssignale 220a - 220N aufzunehmen, und um jeweils gepufferte Ausgangssignale 224a - 224N zu liefern.
Nun Bezug nehmend auf 5 ist ein nicht flüchtiges programmierbares Speicherarray 270 ähnlich zu dem nicht flüchtigen programmierbaren Speicherarray 120 von 3. Das Speicherarray 270 weist jedoch die Speicherzellen 12 - 12N von 2 statt der Speicherzellen 32a - 32N von 3 auf.
Der VSS-Spannungsbus 18 ist gekoppelt, um eine Schreibspannung 284 von einer VSS-Schreibtreiberschaltung 282 aufzunehmen. Der VSS-Spannungsbus 18 ist ferner gekoppelt, um von einer VSS-Lesetreiberschaltung 288 eine Lesespannung 290 aufzunehmen. Die Schreibspannung 284 kann gleich oder ähnlich zu der Schreibspannung 136 von 3 sein, und die Lesespannung 290 kann gleich oder ähnlich zu der Lesespannung 142 von 3 sein. Bei einigen Ausführungsbeispielen ist der VDD-Spannungsbus 10 mit Masse oder null Volt gekoppelt.
Zu einer speziellen Zeit nimmt der VSS-Spannungsbus 18 lediglich eine der Spannungen 284, 290 auf. Während einer Programmierung des Speichers 270 nimmt insbesondere der VSS-Spannungsbus 18 die Schreibspannung 284 auf, und während eines Lesens des Speichers 270 nimmt der VSS-Spannungsbus 18 die Lesespannung 290 auf. Die Spannung, die an dem VSS-Spannungsbus 18 erscheint, ist gemäß Spannungs- oder Stromschreib- und Lesesignalen, die jeweils an einem Schreib- (Wr-) Knoten 286 und einem Lese- (Rd-) Knoten 292 aufgenommen werden, bestimmt.
Ein Schreibfreigabesignal, beispielsweise ein Schreibfreigabesignal 272a, das hinsichtlich einer Spannung höher als eine Spannung, die an dem VSS-Spannungsbus 18 erscheint, ist, tendiert dazu, zu verursachen, dass die Antisicherung 16a schmilzt, wodurch ein niedrigerer Widerstand als vor einem Anlegen des Auslösersignals erhalten wird.
Die VSS-Schreibtreiberschaltung 282 ist gekoppelt, um eine Spannung 296 aufzunehmen, die gleich oder ähnlich zu der Schreibspannung 282, die jedoch kontinuierlich und nicht unter einer Steuerung des Schreibsignals, das an dem Schreibknoten 286 aufgenommen wird, sein kann, aufzunehmen. Die VSS-Lesetreiberschaltung 288 ist ähnlich gekoppelt, um eine Spannung 294, die gleich oder ähnlich zu der Lesespannung 290, die jedoch kontinuierlich und nicht unter einer Steuerung des Lesesignals, das an dem Leseknoten 292 aufgenommen wird, sein kann, aufzunehmen.
Bei einigen Ausführungsbeispielen sind die Ausgangstreiberschaltungen 276a - 276N gekoppelt, um Speicherzellenausgangssignale 274a - 274N aufzunehmen und jeweils gepufferte Ausgangssignale 280a - 280N zu liefern.
Nun Bezug nehmend auf 6 hat eine grafische Darstellung 340 eine horizontale Achse mit einer Skaleneinteilung in Einheiten einer Speicherzellen-Ausgangsknotenspannung und eine vertikale Achse mit einer Skaleneinteilung in Einheiten eines Speicherzellenstroms. Wenn man die Speicherzelle 12a von 2 als ein Beispiel nimmt, entspricht die Speicherzellen-Ausgangsknotenspannung einer Spannung, die an dem Knoten 12aa erscheint, die bei einigen Ausführungsbeispielen gleich der Spannung zwischen dem ersten und dem zweiten Knoten 16aa, 16ab des NMOS-FET 70a ist, das heißt eine Drain-Source-Spannung ist. Der Speicherzellenstrom entspricht einem Strom, der von dem ersten Knoten 12ac zu dem weiten Knoten 12ad geht, der bei einigen Ausführungsbeispielen im Wesentlichen gleich dem Drain-Strom, der durch den NMOS-FET 70a geht, ist.
Ein Punkt 350 entspricht einer maximalen Drain-Source-Durchbruchsspannung, wenn eine Schreibspannung 60 (2), die dem Punkt 350 entspricht, an die Speicherzelle 12a angelegt ist, und wenn das Schreibfreigabesignal 72a niedrig, das heißt null Volt, ist. Der Punkt 350 ist als der BVdssS bekannt, der auf die Drain-Source-Durchbruchsspannung (= Drain Source Breakdown Voltage) mit einem an Masse kurzgeschlossenen (s) Gate und an Masse kurzgeschlossem (S) Bulk bzw. Körper Bezug nimmt. In diesem Status ist ein Niederimpedanzweg zwischen Knoten 16aa und 16ab gebildet, und ein Drain-Strom wird damit starten, aufgrund eines Drain-Körper-Übergangs-Lawinendurchbruchs durch den NMOS-FET 70a zu fließen. Wenn eine Spannung bei oder oberhalb der Drain-Source-Durchbruchsspannung 350 an die Speicherzelle, zum Beispiel 12a von 2, angelegt ist, wird daher die Speicherzelle 12a ungeachtet des Schreibfreigabesignals 72a ausgelöst, was verursacht, dass die Antisicherung 16a (2) als eine Vorrichtung mit zwei Anschlüssen in Betrieb ist. Wenn die Schreibspannung 60 von 2 (oder insbesondere ein Unterschied zwischen der Schreibspannung 60 und dem VSS-Spannungsbus 18) ausreichend oberhalb der Drain-Source-Durchbruchsspannung 350 ist, wird eine ungewollte Programmierung der Speicherzelle 12a auftreten.
Ein Punkt 346 entspricht einer minimalen Drain-Source-Durchbruchsspannung, die erhalten wird, wenn eine Schreibspannung 60 (2), die dem Punkt 346 entspricht, an die Speicherzelle 12a angelegt ist, und wenn das Schreibfreigabesignal 72a hoch ist, das heißt die Körper-Source-Diode zwischen Knoten 16aa und 16ab vorwärts vorgespannt ist. In diesem Status ist ein Niederimpedanzweg zwischen den Knoten 16aa und 16ab gebildet, und ein Drain-Strom wird damit starten, aufgrund eines Drain-Körper-Übergangs-Lawinendurchbruchs und des Multiplikationsfaktors, der durch die Wirkung des parasitären lateralen Drain-Körper-Source-NPN-Bipolartransistors geliefert wird, durch den NMOS-FET 70a zu fließen. Ein Anlegen einer niedrigeren Spannung als die Spannung an dem Punkt 346 wird daher keinen Programmierungseffekt der Speicherzelle erzeugen. Dieser Punkt 346 ist als der BVdssO bekannt, der auf die Drain-Source-Durchbruchsspannung (= Drain Source Breakdown Voltage) mit einem an Masse kurzgeschlossenen (s) Gate und einem leerlaufenden (O) Bulk bzw. Körper Bezug nimmt. Die zwei im Vorhergehenden beschriebenen Durchbruchsspannungspegel 350 und 346 entsprechen Grenzen eines Programmierungsfensters 352. Ein Anlegen einer Drain-Source-Spannung innerhalb des Programmierungsfensters 352, zum Beispiel eine Spannung, die einem Punkt 348 entspricht, verursacht, dass die Antisicherung als eine Vorrichtung mit drei Anschlüssen in Betrieb ist, die lediglich ansprechend auf das Schreibfreigabesignal 72a schmilzt.
Der Punkt 348 entspricht einer Drain-Source-Spannung unterhalb der Drain-Source-Durchbruchsspannung 350, selbst wenn das Schreibsignal 72a (2) niedrig, das heißt null Volt, ist. In diesem Status fließt kein Drain-Strom durch die Antisicherung 16a, und die Speicherzelle 12a verbleibt unprogrammiert.
Um den Programmierungsmechanismus der Speicherzelle, die hierin beschrieben ist, zu beschreiben, sind im Folgenden der Sicherungs- und Antisicherungs-Zweigstrom und seine Beziehung zu einer Spannung an dem Ausgangszellenknoten beschrieben. Da der Strom für sowohl die Sicherung als auch die Antisicherung gleich ist, kann eine grafische Lösung durch Schneiden von charakteristischen Kurven beider Elemente erhalten werden.
Eine Kurve 370, die Abschnitte 370a, 370b, 370c und 370e hat, entspricht einer charakteristischen Kurve der Antisicherung 16a (2) vor einer Programmierung, wenn das Schreibfreigabesignal 72a niedrig ist, das heißt wenn ein Kurzschluss zwischen den Knoten 16ac und 16ab existiert.
Eine Kurve 354, die Abschnitte 354a, 354b, 354c hat, entspricht einer charakteristischen Kurve der Antisicherung 16a (2) vor einer Programmierung, wenn das Schreibfreigabesignal 72a hoch ist, was den Körper-Source-Übergang des FET 16a mit einem anderen Strom als null vorwärts vorspannt.
Eine Kurve 358 entspricht einer charakteristischen Kurve der Antisicherung 16a (2), nachdem dieselbe programmiert wurde, was in einem niedrigen Widerstand (nahezu einem Kurzschluss) zwischen der Drain 16aa und der Source 16ab der Antisicherung 16a resultiert.
Eine Kurve 364 entspricht einer charakteristischen Kurve der Sicherung 14a ( 2) vor einer Programmierung, das heiß einer sehr niedrigen Impedanz.
Eine Kurve 367 entspricht einer charakteristischen Kurve der Sicherung 14a ( 2) nach der Programmierung, was in einer sehr hohen Impedanz resultiert.
Bei einem normalen Programmierungsbetrieb, der an dem Punkt 348 beginnt, wird zuerst die Schreibspannung 60 (2) an die Speicherzelle 12a (2) (das heißt an den VDD-Spannungsbus 10, 2) angelegt, während das Schreibfreigabesignal 72a niedrig gehalten wird. Unter dieser Bedingung ist ein Speicherzellenstrom, das heißt ein Strom, der durch die Sicherung 14a und die Antisicherung 16a geht, gleich null, und die Spannung, die an dem Ausgangsknoten 12aa erscheint, ist gleich einer Schreibspannung 60 (2), die dem Schnitt des Kurvenabschnitts 370a und der Kurve 364 entspricht.
Wenn das Schreibfreigabesignal 72a (2) angelegt ist, startet die Programmierungswirkung, und die charakteristische Kurve einer Antisicherung ändert sich von der Kurve 370 zu der Kurve 354, während die charakteristische Kurve der Sicherung 14a gleich der Kurve 364 bleibt. Eine solche Variation der Antisicherung 16a verursacht einen neuen Gleichgewichtspunkt, der dem Punkt 362 entspricht.
An dem Punkt 362 verursacht ein Leistungsverlust in der Antisicherung 16a und in dem Transistor 68a (2), dass die Temperatur der Antisicherung 16a ansteigt, wobei die Antisicherung 16a damit beginnt, ein thermisches Verflüchtigen zu erfahren, was in einer Änderung einer charakteristischen Kurve der Antisicherung 16a von der charakteristischen Kurve 354 zu der charakteristischen Kurve 358 resultiert. Die Änderung einer charakteristischen Kurve bringt die Speicherzelle 12a zu einem neuen Gleichgewichtspunkt 366, bei dem ein hoher Speicherzellenstromwert 372 erreicht wird.
Nach einem Erreichen des hohen Stromwerts 372 an dem Punkt 366 wird die Sicherung 14a dazu gezwungen, Leistung über ihre Fähigkeiten hinaus zu verlieren, was verursacht, dass dieselbe versagt, das heißt öffnet, und ihre charakteristische Kurve von der nicht programmierten charakteristischen Niederimpedanzkurve 364 zu einer programmierten charakteristischen Kurve 367 einer sehr hohen Impedanz ändert. Ein neuer Gleichgewichtspunkt 342 wird daher bei dem Schnitt der Kurven 367 und 358 erreicht, was im Wesentlichen repräsentativ für einen Nullstrom und eine Nullspannung ist. Als ein Resultat stoppt der Speicherzellenstrom damit, die Sicherung 14a und die Antisicherung 16a durchzubrennen und die Programmierungswirkung abzuschließen.
Bei einem speziellen Ausführungsbeispiel ist der hohe Drain-Stromwert 372 etwa zweihundert mA.
Der im Vorhergehenden beschriebene Betrieb kann für eine Schreibspannung 60 (2) innerhalb des VDD-Programmierungsfensters 352 ausgeführt werden, wenn der zugeordnete Source-Widerstand, das heißt der Source-Widerstand der VDD-Schreibtreiberschaltung 56 (2) plus einem Widerstand der Sicherung 14a und aller resistiver Verbindungen, ausreichend niedrig gehalten ist.
Es sollte offensichtlich sein, dass der Punkt 348 einer nicht programmierten Speicherzelle 12a entspricht. An dem Punkt 348 ist der Strom durch die Speicherzelle im Wesentlichen null. Vor einer Programmierung hat somit die Speicherzelle 12a einen sehr hohen Widerstand und zieht eine sehr geringe Leistung. Es sollte ferner offensichtlich sein, dass, sobald die Programmierung der Speicherzelle 12a erreicht ist, bei einem Erreichen des Punkts 342 der Strom durch die Speicherzelle 12a ebenfalls im Wesentlichen null ist. Nach einer Programmierung hat somit die Speicherzelle 12a ebenfalls einen sehr hohen Widerstand und zieht eine sehr geringe Leistung.
Es sollte ferner offensichtlich sein, dass statt des zuerst Anlegens der Schreibspannung 348 (60, 2) und dann des Anlegens des Schreibfreigabesignals 72a ( 2) die umgekehrte Anordnung ebenfalls verwendet sein kann, um die Speicherzelle zu programmieren. Das Schreibfreigabesignal 72a kann insbesondere zuerst angelegt werden, was darin resultiert, dass die charakteristische Kurve 354 zuerst erreicht wird, und was den Anfangsgleichgewichtspunkt gleich demselben macht, der als der Punkt 342 gezeigt ist. Die Schreibspannung 60 kann danach an den VDD-Schreibbus 10 von 2 angelegt werden, was darin resultiert, dass der FET 16a der charakteristischen Kurve 354 folgt bis derselbe den Punkt 362 erreicht. Eine Programmierung schreitet dann auf die im Vorhergehenden beschriebene Weise fort.
Bei einigen Anordnungen wird der Übergang von dem Punkt 348 zu dem Punkt 366 in etwa einem Zehntel einer Mikrosekunde erreicht, und der Endpunkt 342 wird in etwa einer Mikrosekunde von der Zeit, zu der das Schreibfreigabesignal 72a angelegt wird, erreicht.
Bei einigen Ausführungsbeispielen ist der Punkt 350 in dem Bereich von etwa zwölf bis fünfzehn Volt, der Punkt 345 ist in dem Bereich von etwa sieben bis neun Volt, und der Punkt 348, der eine kleine Menge unterhalb der Schreibspannung 60 von 2 ist, ist etwa zehn Volt. Bei einigen Ausführungsbeispielen ist der Punkt 366 etwa zweihundert mA.
Bei einigen Ausführungsbeispielen ist die Antisicherung, beispielsweise die Antisicherung 16a von 2, mit einem CMOS- oder BiCMOS-Halbleiterverfahren hergestellt, hat eine Gate-Breite von etwa einem Mikrometer und eine Gate-Länge von etwa einem Mikrometer.
Bei einigen Ausführungsbeispielen ist die Sicherung, beispielsweise die Sicherung 14a von 2, aus einer aluminiummetallisierten Schicht hergestellt, hat einen nicht programmierten Widerstand von etwa 0,5 Ohm, eine Dicke von etwa einem Mikrometer, eine Breite von etwa einem Mikrometer und eine Länge von etwa fünf Mikrometern. Bei einigen Ausführungsbeispielen hat die Schreibtreiberschaltung, zum Beispiel die Schreibtreiberschaltung 56 von 2, einen Ausgangswiderstand von etwa zwanzig Ohm.
Ein Punkt 344 entspricht einer Lesespannung, beispielsweise der Lesespannung 66 von 2, unterhalb von Spannungen des Programmierungsfensters 354.
Obwohl die Spannungen der grafischen Darstellung 340 Spannungen, die dem Speicherarray 50 von 2 zugeordnet sind, darstellen, ist es offensichtlich, dass ähnliche Spannungen und ein ähnlicher Betrieb dem Speicher 200 von 4 zugeordnet sind. Es ist ferner offensichtlich, dass, da die Speicher 120, 270 von 3 und 5 mit Schreibspannungen, die an die VSS-Spannungsbusse 38 bzw. 18 angelegt sind, in Betrieb sind, Spannungen unterhalb der VDD-Spannungsbusse 30, 10 für jene Speicher angelegt sein müssen. Ein Fachmann ist jedoch fähig, basierend auf der grafischen Darstellung 440 geeignete Spannungen zu identifizieren.
Nun Bezug nehmend auf 7 weist eine nicht flüchtige neu programmierbare Speicherzelle 400 eine erste Sicherung 404, die einen ersten Knoten 404a und einen zweiten Knoten 404b hat, auf. Die Speicherzelle 400 weist ferner eine erste Antisicherung 406, die einen Auslöserknoten 406c hat, einen ersten Knoten 406a und einen zweiten Knoten 406b auf. Der erste Knoten 406a der ersten Antisicherung 406 ist mit dem zweiten Knoten 404b der ersten Sicherung 404 gekoppelt. Die Speicherzelle 400 weist ferner eine zweite Sicherung 414, die einen ersten Knoten 414a und einen zweiten Knoten 414b hat, auf. Der erste Knoten 414a der zweiten Sicherung 414 ist mit dem zweiten Knoten 404b der ersten Sicherung 404 gekoppelt. Die Speicherzelle 400 weist ferner eine zweite Antisicherung 416, die einen Auslöserknoten 416c, einen ersten Knoten 416a und einen zweiten Knoten 416b hat, auf. Der erste Knoten 416a der zweiten Antisicherung 416 ist mit dem zweiten Knoten 414b der zweiten Sicherung 414 gekoppelt. Der zweite Knoten 416b der zweiten Antisicherung 416 ist mit dem ersten Knoten 404a der ersten Sicherung 404 gekoppelt.
Bei einer einmalig neu programmierbaren Anordnung sind der erste Knoten 416a der zweiten Antisicherung 416 und der zweite Knoten 414b der zweiten Sicherung 414 mit einem optionalen Speicherzellen-Ausgangsknoten 402x gekoppelt. Bei dieser Anordnung wird nach einer ersten Programmierung die erste Antisicherung 406 auf einen Status eines niedrigen Widerstands geschmolzen, und die erste Sicherung 404 wird durch Anlegen eines ersten Schreibsignals 410 an einen ersten Schreibfreigabeknoten 402b, während eine Schreibspannung an den VDD-Spannungsbus 412 angelegt ist, auf einen Status eines hohen Widerstands durchgebrannt. Nach einer ersten Neuprogrammierung wird durch Anlegen eines Schreibsignals 420 an einen zweiten Schreibfreigabeknoten 402e, während die Schreibspannung an den VDD-Spannungsbus 412 angelegt ist, die zweite Antisicherung 416 zu einem Status eines niedrigen Widerstands geschmolzen, und die zweite Sicherung 414 wird zu einem Status eines hohen Widerstands durchgebrannt.
Es ist offensichtlich, dass bei der im Vorhergehenden beschriebenen einmalig neu programmierbaren Anordnung eine dritte Sicherung 422 und eine dritte Antisicherung 424 nicht verwendet sind. Für diese Anordnungen erscheint bei einem Betrieb ein Signal 432, das eine erste oder eine zweite Spannung hat, an dem Speicherzellen-Ausgangsknoten 402x, wenn zwischen dem VDD-Spannungsbus 412 und dem VSS-Spannungsbus 414 eine Lesespannung angelegt ist. Die erste und die zweite Spannung geben einen ersten und einen zweiten binären Zustand der Speicherzelle 400, wenn dieselbe programmiert und wenn dieselbe ferner neu programmiert wird, an.
Bei einer zweimalig neu programmierbaren Anordnung weist jedoch die nicht flüchtige neu programmierbare Speicherzelle 400 ferner die dritte Sicherung 422, die einen ersten Knoten 422a und einen zweiten Knoten 422b hat, auf. Bei diesen Anordnungen kann die Speicherzelle 400 ferner die dritte Antisicherung 424, die einen Auslöserkonten 424c, einen ersten Knoten 424a und einen zweiten Knoten 424b hat, aufweisen. Der erste Knoten 424a der dritten Antisicherung 424 ist mit dem zweiten Knoten 422b der dritten Sicherung 422 gekoppelt. Der erste Knoten 424a der dritten Antisicherung 424 und der zweite Knoten 422b der dritten Sicherung 422 sind mit einem Speicherzellen-Ausgangsknoten 402a gekoppelt.
Die erste Neuprogrammierung ist im Vorhergehenden erörtert. Um die zweite Neuprogrammierung zu erreichen, wird die dritte Antisicherung 424 auf einen Status eines niedrigen Widerstands geschmolzen, und die dritte Sicherung 422 wird durch Anlegen eines dritten Schreibsignals 428 an einen dritten Schreibfreigabeknoten 402f, während die Schreibspannung an den VDD-Spannungsbus 412 angelegt ist, zu einem Status eines hohen Widerstands durchgebrannt.
Für Ausführungsbeispiele, die alle gezeigten Sicherungen und Antisicherungen haben, erscheint ein Signal 430, das die erste oder die zweite Spannung hat, an dem Speicherzellen-Ausgangsknoten 402a, und der Speicherzellen-Ausgangsknoten 402x ist nicht verwendet. Die erste oder die zweite Spannung erscheinen, wenn eine Lesespannung zwischen dem VDD-Spannungsbus 412 und dem VSS-Spannungsbus 414 angelegt ist. Die erste und die zweite Spannung geben einen ersten und einen zweiten binären Zustand der Speicherzelle 400 vor einer Programmierung, wenn programmiert wird, wenn ein erstes Mal neu programmiert wird und wenn ein zweites Mal neu programmiert wird, an.
Obwohl die Speicherzelle 400 konfiguriert ist, um eine Programmierung und zwei Neuprogrammierungen zu ermöglichen, ist es offensichtlich, dass andere Speicherzellen, die weitere Sicherungen und weitere Antisicherungen haben, mehr als drei Programmierungen liefern können.

Claims

Speicherzelle (12, 32) mit: einem Speicherzellen-Schreibfreigabeknoten (12-2, 32-2) und einem Speicherzellen-Ausgangsknoten (12-1, 32-1); einer Sicherung (14, 36), die einen ersten Knoten (14a, 36a) und einen zweiten Knoten (14b, 36b) hat; und einer Antisicherung (16, 34), die einen Auslöserknoten (16c, 34c), einen ersten Knoten (16a, 34a) und einen zweiten Knoten (16b, 34b) hat, wobei der Auslöserknoten (16c, 34c) mit dem Speicherzellen-Schreibfreigabeknoten (12-2, 32-2) gekoppelt ist, der erste Knoten (16a, 34a) der Antisicherung (16, 34) und der zweite Knoten (14b, 36b) der Sicherung (14, 36) mit dem Speicherzellen-Ausgangsknoten (12-1, 32-1) gekoppelt sind, und wobei eine erste und eine zweite Spannung, die an dem Speicherzellen-Ausgangsknoten (12-1, 32-1) erscheinen, den ersten und den zweiten binären Zustand der Speicherzelle (12, 32) angeben.
Speicherzelle (12, 32) nach Anspruch 1, bei der anfangs vor einer Programmierung der Speicherzelle (12, 32) die Sicherung (14, 36) verglichen mit einem höheren Anfangswiderstand der Antisicherung (16, 34) zwischen dem ersten Knoten (16a, 34a) und dem zweiten Knoten (16b, 34b) der Antisicherung (16, 34) zwischen dem ersten Knoten (14a, 36a) und dem zweiten Knoten (14b, 36b) der Sicherung (14, 36) einen niedrigeren Anfangswiderstand hat.
Speicherzelle (12, 32) nach Anspruch 2, bei der nach einer Programmierung der Speicherzelle (12, 32) die Sicherung (14, 36) verglichen mit dem niedrigeren Anfangswiderstand der Sicherung (14, 36) zwischen dem ersten Knoten (14a, 36a) und dem zweiten Knoten (14b, 36b) der Sicherung (14, 36) einen höheren programmierten Widerstand hat, und die Antisicherung (16, 34) verglichen mit sowohl dem höheren Anfangswiderstand der Antisicherung (16, 34) als auch dem höheren programmierten Widerstand der Sicherung (14, 36) zwischen dem ersten Knoten (16a, 34a) und dem zweiten Knoten (16b, 34b) der Antisicherung (16, 34) einen niedrigeren programmierten Widerstand hat.
Speicherzelle (12, 32) nach Anspruch 3, bei der anfangs vor einer Programmierung der Speicherzelle (12, 32) ein Widerstand zwischen dem ersten Knoten (14a, 36a) der Sicherung (14, 36) und dem zweiten Knoten (16b, 34b) der Antisicherung (16, 34) größer als ein Megaohm ist, und bei der nach einer Programmierung der Speicherzelle (12, 32) der Widerstand zwischen dem ersten Knoten (14a, 36a) der Sicherung (14, 36) und dem zweiten Knoten (16b, 34b) der Antisicherung (16) ebenfalls größer als ein Megaohm ist.
Speicherzelle (12, 32) nach Anspruch 3, bei der während eines Lesens der Speicherzelle die Speicherzelle (12, 32) den gleichen Leistungsverbrauch vor und nach der Programmierung der Speicherzelle (12, 32) hat.
Speicherzelle (12, 32) nach Anspruch 3, bei der die Speicherzelle (12, 32) zwischen dem ersten Knoten (14a, 36a) der Sicherung (14, 36) und dem zweiten Knoten (16b, 34b) der Antisicherung (16, 34) vor und nach der Programmierung der Speicherzelle (12, 32) den gleichen Widerstand hat.
Speicherzelle (12, 32) nach Anspruch 3, bei der der erste Knoten (14a, 36a) der Sicherung (14, 36) und der zweite Knoten (16b, 34b) der Antisicherung (16, 34) gekoppelt sind, um einen Schreibspannungsunterschied während der Programmierung der Speicherzelle (12, 32) aufzunehmen.
Speicherzelle (12, 32) nach Anspruch 7, bei der der erste Knoten (14a, 36a) der Sicherung (14, 36) und der zweite Knoten (16b, 34b) der Antisicherung (16, 34) gekoppelt sind, um einen Lesespannungsunterschied während eines Lesens der Speicherzelle (12, 32) aufzunehmen.
Speicherzelle (12, 32) nach Anspruch 8, bei der sich der Lesespannungsunterschied von dem Schreibspannungsunterschied unterscheidet.
Speicherzelle (12, 32) nach Anspruch 1, bei der während einer Programmierung der Speicherzelle (12, 32) von dem ersten binären Zustand zu dem zweiten binären Zustand eine vorbestimmte Schreibspannung (60, 136, 208, 284) über dem ersten Knoten (14a, 36a) der Sicherung (14, 36) und dem zweiten Knoten (16b, 34b) der Antisicherung (16, 34) angelegt ist, wobei die Antisicherung (16, 34) konfiguriert ist, um ein vorbestimmtes Spannungs-Strom-Signal an dem Auslöserknoten (16c, 34c) aufzunehmen, und ansprechend auf das vorbestimmte Spannungs-Strom-Signal die Antisicherung (16, 34) konfiguriert wird, um einen Widerstand unumkehrbar zu ändern, um verglichen mit einem höheren Anfangswiderstand der Antisicherung (16, 34) zwischen dem ersten Knoten (16a, 34a) und dem zweiten Knoten (16b, 34b) der Antisicherung (16, 34) einen niedrigeren programmierten Widerstand zu haben, und ansprechend auf das Ändern eines Widerstands der Antisicherung (16, 34) die Sicherung (14, 36) konfiguriert wird, um einen Widerstand unumkehrbar zu ändern, um verglichen mit einem niedrigeren Anfangswiderstand der Sicherung (14, 36) und ferner verglichen mit dem niedrigeren programmierten Widerstand der Antisicherung (16, 34) zwischen dem ersten Knoten (14a, 36a) und dem zweiten Knoten (14b, 36b) der Sicherung (14, 36) einen höheren programmierten Widerstand zu haben, was in einer Änderung der Spannung, die an dem Speicherzellen-Ausgangsknoten (12-1, 32-1) erscheint, von der ersten Spannung zu der zweiten Spannung resultiert, wenn eine Lesespannung (66, 142, 214, 290) zwischen dem ersten Knoten (14a, 36a) der Sicherung (14, 36) und dem zweiten Knoten (16b, 34b) der Antisicherung (16, 34) angelegt ist.
Speicherarray mit einer Mehrzahl von Speicherzellen (12a bis 12N), wobei die Mehrzahl von Speicherzellen (12a bis 12N) folgende Merkmale aufweist: eine entsprechende Mehrzahl von Speicherzellen-Schreibfreigabeknoten (12ab-12Nb) und eine entsprechende Mehrzahl von Speicherzellen-Ausgangsknoten (12aa-12Na); eine entsprechende Mehrzahl von Sicherungen (14a bis 14N), wobei jede Sicherung (14a bis 14N) einen ersten jeweiligen Knoten (14aa-14Na) und einen zweiten jeweiligen Knoten (14ab-14Nb) hat; und eine entsprechende Mehrzahl von Antisicherungen (36a bis 36N), wobei jede Antisicherung (36a bis 36N) einen jeweiligen Auslöserknoten (34ac bis 34Nc), einen jeweiligen ersten Knoten (36aa-36Na) und einen jeweiligen zweiten Knoten (36ab-36Nb) hat, wobei der Auslöserknoten (34ac bis 34Nc) jeder Sicherung (14a bis 14N) mit einem jeweiligen der Mehrzahl von Speicherzellen-Schreibfreigabeknoten (12ab-12Nb) gekoppelt ist, der zweite Knoten (14ab-14Nb) jeder Sicherung (14a bis 14N) und der erste Knoten (36aa-36Na) jeder Antisicherung (36a bis 36N) mit einem jeweiligen einer Mehrzahl von Speicherzellen-Ausgangsknoten (12aa-12Na) gekoppelt sind, und wobei jeweilige erste und zweite Spannungen, die bei jedem der Mehrzahl von Speicherzellen-Ausgangsknoten (12aa-12Na) erscheinen, einen jeweiligen ersten und zweiten binären Zustand von jeder jeweiligen der Mehrzahl von Speicherzellen angeben.
Speicherarray nach Anspruch 11, bei dem anfangs vor einer Programmierung eine ausgewählte der Mehrzahl von Speicherzellen (12a bis 12N), die eine jeweilige Sicherung (14a bis 14N) und eine jeweilige Antisicherung (36a bis 36N) hat, die jeweilige Sicherung (14a bis 14N) verglichen mit einem höheren Anfangswiderstand der jeweiligen Antisicherung (36a bis 36N) zwischen dem ersten Knoten (36aa-36Na) und dem zweiten Knoten (36ab-36Nb) der jeweiligen Antisicherung (36a bis 36N) zwischen dem ersten Knoten (14aa-14Na) und dem zweiten Knoten (14ab-14Nb) der jeweiligen Sicherung (14a bis 14N) einen niedrigeren Anfangswiderstand hat.
Speicherarray nach Anspruch 12, bei dem nach einer Programmierung der ausgewählten der Mehrzahl von Speicherzellen (12a bis 12N) die jeweilige Sicherung (14a bis 14N) verglichen mit dem niedrigeren Anfangswiderstand der jeweiligen Sicherung (14a bis 14N) zwischen dem ersten Knoten (14aa-14Na) und dem zweiten Knoten (14ab-14Nb) der jeweiligen Sicherung (14a bis 14N) einen höheren programmierten Widerstand hat, und die jeweilige Antisicherung (36a bis 36N) verglichen mit sowohl dem höheren Anfangswiderstand der jeweiligen Antisicherung (36a bis 36N) als auch dem höheren programmierten Widerstand der Sicherung (14a bis 14N) zwischen dem ersten Knoten (36aa-36Na) und dem zweiten Knoten (36ab bis 36Nb) der jeweiligen Antisicherung (36a bis 36N) einen niedrigeren programmierten Widerstand hat.
Speicherarray nach Anspruch 13, bei dem anfangs vor einer Programmierung einer ausgewählten der Mehrzahl von Speicherzellen (12a bis 12N) ein Widerstand zwischen dem ersten Knoten (14aa-14Na) der jeweiligen Sicherung (14a bis 14N) und dem zweiten Knoten (14ab-14Nb) der jeweiligen Sicherung (14a bis 14N) größer als ein Megaohm ist, und bei dem nach einer Programmierung der ausgewählten Speicherzelle (12a bis 12N) der Widerstand zwischen dem ersten Knoten (14aa-14Na) der jeweiligen Sicherung (14a bis 14N) und dem zweiten Knoten (36ab-36Nb) der jeweiligen Antisicherung (36a bis 36N) ebenfalls größer als ein Megaohm ist.
Speicherarray nach Anspruch 13, bei dem die ausgewählte der Mehrzahl von Speicherzellen (12a bis 12N) den gleichen Leistungsverbrauch vor und nach der Programmierung der ausgewählten Speicherzelle (12a bis 12N) hat.
Speicherarray nach Anspruch 13, bei der die ausgewählte der Mehrzahl von Speicherzellen (12a bis 12N) den gleichen Widerstand zwischen dem ersten Knoten (14aa-14Na) der jeweiligen Sicherung (14a bis 14N) und dem zweiten Knoten (36ab-36Nb) der jeweiligen Antisicherung (36a bis 36N) vor und nach der Programmierung der ausgewählten Speicherzelle (12a bis 12N) hat.
Speicherarray nach Anspruch 11, das ferner eine Schreibtreiberschaltung, die konfiguriert ist, um zwischen dem ersten Knoten (14aa-14Na) von jeder der Mehrzahl von Sicherungen (14a bis 14N) und dem zweiten Knoten (36ab-36Nb) von jeder der Mehrzahl von Antisicherungen (36a bis 36N) während einer Programmierung des Speicherarrays einen Schreibspannungsunterschied zu erzeugen.
Speicherarray nach Anspruch 17, das ferner eine Lesetreiberschaltung aufweist, die konfiguriert ist, um zwischen dem ersten Knoten (14aa-14Na) von jeder der Mehrzahl von Sicherungen (14a bis 14N) und dem zweiten Knoten (36ab-36Nb) von jeder der Mehrzahl von Antisicherungen (36a bis 36N) während eines Lesens des Speicherarrays einen Lesespannungsunterschied zu erzeugen.
Speicherarray nach Anspruch 18, bei dem sich der Lesespannungsunterschied von dem Schreibspannungsunterschied unterscheidet.
Speicherarray nach Anspruch 11, bei dem während einer Programmierung einer ausgewählten der Mehrzahl von Speicherzellen (12a bis 12N) von dem ersten binären Zustand zu dem zweiten binären Zustand eine Schreibspannung (60, 136, 208, 284) über dem ersten Knoten (14aa-14Na) von jeder der Mehrzahl von Sicherungen (14a bis 14N) und dem zweiten Knoten (36ab-36Nb) von jeder der Mehrzahl von Antisicherungen (36a b is 36N) angelegt ist, wobei die ausgewählte der Mehrzahl von Speicherzellen (12a bis 12N) eine jeweilige Sicherung (14a bis 14N) und eine jeweilige Antisicherung (36a bis 36N) hat, wobei die jeweilige Antisicherung (36a bis 36N) konfiguriert ist, um ein vorbestimmtes Spannungs-Strom-Signal an dem jeweiligen Auslöserknoten (16ac bis 16Nc) aufzunehmen, und ansprechend auf das vorbestimmte Spannungs-Strom-Signal wird die jeweilige Antisicherung (36a bis 36N) konfiguriert, um den Widerstand unumkehrbar zu ändern, um verglichen mit einem höheren Anfangswiderstand der jeweiligen Antisicherung (36a bis 36N) zwischen dem ersten Knoten (36aa-36Na) und dem zweiten Knoten (36ab-36Nb) der jeweiligen Antisicherung (36a bis 36N) einen niedrigeren programmierten Widerstand zu haben, und ansprechend auf das Ändern eines Widerstands der jeweiligen Antisicherung (36a bis 36N) wird die jeweilige Sicherung (14a bis 14N) konfiguriert, um einen Widerstand unumkehrbar zu ändern, um verglichen mit einem niedrigeren Anfangswiderstand der jeweiligen Sicherung (14a bis 14N) und ferner verglichen mit dem niedrigeren programmierten Widerstand der Antisicherung (36a bis 36N) zwischen dem ersten Knoten (14aa-14Na) und dem zweiten Knoten (14ab-14Nb) der jeweiligen Sicherung (14a bis 14N) einen höheren programmierten Widerstand zu haben, was in einer Änderung der Spannung, die an dem Speicherzellen-Ausgangsknoten (12aa-12Na) der ausgewählten der Mehrzahl von Speicherzellen (12a bis 12N) erscheint, von der ersten Spannung zu der zweiten Spannung resultiert, wenn eine Lesespannung (142) zwischen dem ersten Knoten (14aa-14Na) der Sicherung (14a bis 14N) und dem zweiten Knoten (36ab-36Nb) der Antisicherung (36a bis 36N) angelegt ist.
Speicherzelle (400) mit: einem ersten und einem zweiten Speicherzellen-Schreibfreigabeknoten (402b) und einem Speicherzellen-Ausgangsknoten (402a); einer ersten Sicherung (404), die einen ersten Knoten (404a) und einen zweiten Knoten (404b) hat; einer ersten Antisicherung (406), die einen Auslöserknoten (406c), einen ersten Knoten (406a) und einen zweiten Knoten (406b) hat, wobei der erste Knoten (406a) der ersten Antisicherung (406) mit dem zweiten Knoten (404b) der ersten Sicherung (404) gekoppelt ist, wobei der Auslöserknoten (406c) der ersten Antisicherung (406) mit dem ersten Speicherzellen-Schreibfreigabeknoten (402b) gekoppelt ist; einer zweiten Sicherung (414), die einen ersten Knoten (414a) und einen zweiten Knoten (414b) hat, wobei der erste Knoten (414a) der zweiten Sicherung (414) mit dem zweiten Knoten (404b) der ersten Sicherung (404) gekoppelt ist; und einer zweiten Antisicherung (416), die einen Auslöserknoten (416c), einen ersten Knoten (416a) und einen zweiten Knoten (416b) hat, wobei der Auslöserknoten (416c) der zweiten Antisicherung (416) mit dem zweiten Speicherzellen-Schreibfreigabeknoten (12-2) gekoppelt ist, der erste Knoten (416a) der zweiten Antisicherung (416) und der zweite Knoten (414b) der zweiten Sicherung (414) mit dem Speicherzellen-Ausgangsknoten (12-1) gekoppelt sind, und wobei der zweite Knoten (414b) der zweiten Antisicherung (416) mit dem ersten Knoten (404a) der ersten Sicherung (404) gekoppelt ist.
Speicherzelle (400) nach Anspruch 21, bei der die erste Sicherung (404) anfangs vor einer Programmierung zwischen dem ersten Knoten (404a) und dem zweiten Knoten (404b) der ersten Sicherung (404) einen niedrigen Anfangswiderstand hat, die erste Antisicherung (406) anfangs vor einer Programmierung zwischen dem ersten Knoten (406a) und dem zweiten Knoten (406b) der Antisicherung (406) einen hohen Anfangswiderstand hat, die zweite Sicherung (414) anfangs vor einer Programmierung zwischen dem ersten Knoten (414a) und dem zweiten Knoten (414b) der zweiten Sicherung (414) einen niedrigen Anfangswiderstand hat, und die zweite Antisicherung (416) anfangs vor einer Programmierung zwischen dem ersten Knoten (416a) und dem zweiten Knoten (416b) der zweiten Antisicherung (416) einen hohen Anfangswiderstand hat.
Speicherzelle (400) nach Anspruch 22, bei der anfangs vor einer Programmierung der Speicherzelle (400) ein Widerstand zwischen dem ersten Knoten (404a) der ersten Sicherung (404) und dem zweiten Knoten (406b) der ersten Antisicherung (406) größer als ein Megaohm ist, und bei der nach der Programmierung der Speicherzelle (400) der Widerstand zwischen dem ersten Knoten (404a) der ersten Sicherung (404) und dem zweiten Knoten (406b) der ersten Antisicherung (406) ferner größer als ein Megaohm ist.
Speicherzelle (400) nach Anspruch 22, bei der der erste Knoten (404a) der ersten Sicherung (404) und der zweite Knoten (406b) der ersten Antisicherung (406) gekoppelt sind, um während der Programmierung der Speicherzelle (400) einen Schreibspannungsunterschied aufzunehmen.
Speicherzelle (400) nach Anspruch 24, bei der der erste Knoten (404a) der ersten Sicherung (404) und der zweite Knoten (406b) der ersten Antisicherung (406) gekoppelt sind, um während des Lesens der Speicherzelle (400) einen Lesespannungsunterschied aufzunehmen.
Speicherzelle (400) nach Anspruch 25, bei der sich der Lesespannungsunterschied von dem Schreibspannungsunterschied unterscheidet.
Speicherzelle (400) nach Anspruch 21, bei der während einer Programmierung der Speicherzelle (400) von einem ersten binären Zustand zu einem zweiten binären Zustand eine vorbestimmte Schreibspannung über dem ersten Knoten (404a) der ersten Sicherung (404) und dem zweiten Knoten (406b) der ersten Antisicherung (406) angelegt ist, wobei die erste Antisicherung (406) konfiguriert ist, um bei dem Auslöserknoten (406c) der ersten Antisicherung (406) ein erstes vorbestimmtes Spannungs-Strom-Signal aufzunehmen, und ansprechend auf das erste vorbestimmte Spannungs-Strom-Signal wird die erste Antisicherung (406) konfiguriert, um einen Widerstand unumkehrbar zu ändern, um zwischen dem ersten Knoten (406a) und dem zweiten Knoten (406b) der ersten Antisicherung (406) verglichen mit dem höheren Anfangswiderstand einen niedrigeren programmierten Widerstand zu haben, und ansprechend auf das Ändern eines Widerstands der ersten Antisicherung (406) wird die erste Sicherung (404) konfiguriert, um einen Widerstand unumkehrbar zu ändern, um verglichen mit dem niedrigeren Anfangswiderstand der ersten Sicherung (404) und ferner verglichen mit dem niedrigeren programmierbaren Widerstand der ersten Antisicherung (406) zwischen dem ersten Knoten (404a) und dem zweiten Knoten (404b) der ersten Sicherung (404) einen höheren programmierten Widerstand zu haben, was in einer Änderung der Spannung, die an dem zweiten Knoten (414b) der zweiten Sicherung (414) erscheint, von einer ersten Spannung zu einer zweiten Spannung resultiert, wenn eine Lesespannung zwischen dem ersten Knoten (404a) der ersten Sicherung (404) und dem zweiten Knoten (406b) der ersten Antisicherung (406) angelegt ist, und wobei während einer Neuprogrammierung der Speicherzelle (400) von dem zweiten binären Zustand zu dem ersten binären Zustand die zweite Antisicherung (416) konfiguriert wird, um ein zweites vorbestimmtes Spannungs-Strom-Signal an dem Auslöserknoten (416c) der zweiten Antisicherung (416) aufzunehmen, und ansprechend auf das zweite vorbestimmte Spannungs-Strom-Signal die zweite Antisicherung (416) konfiguriert wird, um einen Widerstand unumkehrbar zu ändern, um verglichen mit dem höheren Anfangswiderstand zwischen dem ersten Knoten (416a) und dem zweiten Knoten (416b) der zweiten Antisicherung (416) einen niedrigeren neu programmierten Widerstand zu haben, und ansprechend auf das Ändern eines Widerstands der zweiten Antisicherung (416) die zweite Sicherung (414) konfiguriert wird, um einen Widerstand unumkehrbar zu ändern, um verglichen mit dem niedrigeren Anfangswiderstand der zweiten Sicherung (414) und ferner verglichen mit dem niedrigeren programmierten Widerstand der zweiten Antisicherung (416) zwischen dem ersten Knoten (414a) und dem zweiten Knoten (414b) der zweiten Sicherung (414) einen höheren neu programmierten Widerstand zu haben, was in einer Änderung der Spannung, die an dem zweiten Knoten (414b) der zweiten Sicherung (414) erscheint, von der zweiten Spannung zu der ersten Spannung resultiert, wenn zwischen dem ersten Knoten (404a) der ersten Sicherung (404) und dem zweiten Knoten (406b) der ersten Antisicherung (406) eine Lesespannung angelegt ist.