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Technisches Gebiet
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Die vorliegende Erfindung betrifft Speicherzellenanordnungen. Insbesondere betrifft die vorliegende Erfindung einmal programmierbare Speicherzellenanordnungen mit verringertem Leckstrom.
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Hintergrund
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Ein einmal programmierbarer Nur-Lese-Speicher (OTPROM) ist eine nicht flüchtige Speicherstruktur, die nach der Herstellung des Speichers programmiert werden kann. Der OTPROM bewahrt einen programmierten Speicherzustand, sogar wenn der OTPROM nicht mit Energie versorgt wird. Eine OTPROM-Speicherzellenanordnung umfasst typischerweise eine Bitzelle pro Datenbit, der zu speichern ist. In der OTPROM-Anordnung kann jede Zeile von Bitzellen mit einer Signalleitung gekoppelt werden, die als Wortleitung bekannt ist. In der OTPROM-Anordnung kann jede Spalte von Bitzellen mit einer Signalleitung gekoppelt werden, die als Bitleitung bekannt ist.
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In einer typischen OTPROM-Bitzelle kann eine Sicherung oder eine Antisicherung verwendet werden, um den Wert einer Bitzelle permanent festzulegen. Das Brennen einer Sicherung bewirkt, dass der Widerstand entlang der Sicherung zunimmt oder dass die Schaltung entlang der Sicherung geöffnet wird, während ein Programmieren einer Antisicherung bewirkt, dass der Widerstand entlang der Sicherung abnimmt oder dass die Schaltung entlang der Sicherung geschlossen wird. Der von einer OTPROM-Bitzelle erfasste oder gelesene Logikzustand kann darauf basieren, ob die Sicherung der Bitzelle gebrannt wurde. Jede OTPROM-Bitzelle mit einer ungebrannten Sicherung kann z. B. einen bestimmten Binärwert (beispielsweise Logikzustand niedrig, Logikzustand hoch) bezeichnen, während jede OTPROM-Bitzelle mit einer gebrannten Sicherung den gegenteiligen Binärwert anzeigen kann. Folglich kann eine Anordnung von OTPROM-Bitzellen durch Brennen der Sicherungen der OTPROM-Bitzellen programmiert werden, deren Wert von dem vorgegebenen Binärwert zu unterscheiden ist.
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Große OTPROM-Anordnungen erfahren typischerweise einen Leckstrom, der die Fähigkeit eines Erfassungsverstärkers zum Erfassen des Zustands einer Bitzelle stört. Ein Leckstrom ist ein Strom, der durch ausgeschaltete Transistoren fließt. Eine typische OTPROM-Anordnung umfasst eine Bitleitung, mit der eine, eine Sicherung programmierende Spannungsquelle und ein Erfassungsverstärker gekoppelt sind. Die an die Bitleitung während eines Erfassens angelegte Spannung führt zu einem Leckstrom durch die Bitzellen, die gegenwärtig nicht aktiviert sind. Ein solcher Leckstrom erhöht den durch den Erfassungsverstärker erfassten Strom und kann in einer inkorrekten Bestimmung des Sicherungszustands der aktivierten Bitzelle resultieren.
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Folglich ist es wünschenswert, eine OTPROM-Anordnung bereitzustellen, die bei der Erfassung des Zustands einer Bitzellensicherung einen verringerten Leckstrom zeigt. Ferner sind andere wünschenswerte Merkmale und Eigenschaften der Halbleiterherstellungsverfahren und Systeme aus der nachfolgenden detaillierten Beschreibung und den angehängten Ansprüche zusammen mit den beiliegenden Zeichnungen, der kurzen Zusammenfassung und diesem Hintergrund ersichtlich.
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Kurze Zusammenfassung
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Es sind hierin OTPROM-Speicherzellenanordnungen und Verfahren zum Betreiben von OTPROM-Speicherzellenanordnungen offenbart. In einer Ausführungsform umfasst eine Speicherzellenanordnung eine Vielzahl von Bitzellen, eine erste Bitleitung und eine zweite Bitleitung. Die Bitzellen sind in Zeilen und Spalten angeordnet und jede umfasst einen ersten Transistor, einen zweiten Transistor und eine Sicherung mit einem ersten Ende und einem zweiten Ende. Der zweite Transistor ist selektiv bedienbar, um das erste Ende der Sicherung an Masse zu koppeln. Die erste Bitleitung ist an den ersten Transistor einer jeden Bitzelle in einer Spalte gekoppelt. Die zweite Bitleitung ist an das zweite Ende der Sicherung einer jeden Bitzelle in der Spalte gekoppelt. Der erste Transistor einer jeden Bitzelle in der Spalte ist selektiv bedienbar, um das erste Ende der Sicherung an die erste Bitleitung zu koppeln.
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In einer anderen beispielhaften Ausführungsform umfasst ein Verfahren zum Bedienen einer Speicherzellenanordnung ein Koppeln eines ersten Endes einer Sicherung von einer Bitzelle an eine erste Bitleitung während einer Leseoperation, ein Koppeln einer zweiten Bitleitung an Masse während der Leseoperation und ein Freigeben eines Erfassungsverstärkers während der Leseoperation. Die zweite Bitleitung ist mit einem zweiten Ende der Sicherung gekoppelt und der Erfassungsverstärker ist mit der ersten Bitleitung gekoppelt.
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In einer anderen beispielhaften Ausführungsform umfasst eine Speicherzellenanordnung eine Vielzahl von Bitzellen, eine erste Bitleitung, eine zweite Bitleitung, eine erste Wortleitung, eine zweite Wortleitung und einen Bitleitungstreiber. Die Vielzahl von Bitzellen ist in einer Vielzahl von Zeilen und in einer Vielzahl von Spalten angeordnet und jede Bitzelle umfasst einen ersten Transistor, einen zweiten Transistor und eine Sicherung mit einem ersten Ende und einem zweiten Ende. Der zweite Transistor ist selektiv bedienbar, um das erste Ende der Sicherung an Masse zu koppeln. Die erste Bitleitung ist an den ersten Transistor jeder Bitzelle aus der Vielzahl von Bitzellen in einer Spalte aus der Vielzahl von Spalten gekoppelt. Die zweite Bitleitung ist an das zweite Ende der Sicherung jeder Bitzelle aus der Vielzahl von Bitzellen in der einen Spalte gekoppelt. Die erste Wortleitung ist an den ersten Transistor von jeder Bitzelle aus der Vielzahl von Bitzellen in einer Zeile aus der Vielzahl von Zeilen aus Bitzellen zum selektiven Koppeln des ersten Endes der Sicherung an die erste Bitleitung gekoppelt. Die zweite Wortleitung ist an den zweiten Transistor von jeder Bitzelle aus der Vielzahl von Bitzellen in der einen Zeile aus Bitzellen zum selektiven Koppeln des ersten Endes der Sicherung an Masse gekoppelt. Der Bitleistungstreiber ist an die zweite Bitleitung gekoppelt und umfasst einen ersten Transistor und einen zweiten Transistor. Der erste Transistor des Bitleitungstreibers ist selektiv bedienbar, um eine Programmierspannung an die zweite Bitleitung anzulegen und der zweite Transistor des Bitleitungstreibers ist selektiv bedienbar, um die zweite Bitleitung an Masse zu koppeln. Der erste Transistor von jeder Bitzelle aus der Vielzahl von Bitzellen in der einen Spalte ist selektiv bedienbar, um das erste Ende der Sicherung an die erste Bitleitung zu koppeln.
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Kurze Beschreibung der Figuren
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Beispielhafte Ausführungsformen der vorliegenden Erfindung werden nachstehend zusammen mit den folgenden Figuren beschrieben, wobei ähnliche Bezugszeichen ähnliche Elemente bezeichnen, und wobei:
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1 eine Blockansicht einer OTPROM-Speicherzellenanordnung gemäß einiger Ausführungsformen darstellt;
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2 ein Schaltungsdiagramm eines Bereichs der OTPROM-Speicherzellenanordnung aus 1 gemäß einiger Ausführungsformen darstellt; und
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3 ein Zeitdiagramm unterschiedlicher Signale der OTPROM-Speicherzellenanordnung aus 1 gemäß einiger Ausführungsformen darstellt.
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Detaillierte Beschreibung
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Die folgende detaillierte Beschreibung der Erfindung ist lediglich illustrativer Natur und nicht zur Beschränkung der Ausführungsformen des Gegenstands oder der Anmeldung und von Verwendungen solcher Ausführungsformen beabsichtigt. Das Wort „beispielhaft”, wie es hierin verwendet wird, bedeutet ein „dienen als Beispiel, Darstellung oder zur Veranschaulichung”.
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Jede hierin als beispielhaft beschriebene Implementierung ist nicht notwendigerweise als gegenüber anderen Implementierungen bevorzugt oder vorteilhaft auszulegen. Ferner besteht keine Absicht, dass eine ausgedrückte oder implizierte Theorie, die in dem vorangehenden technischen Gebiet, Hintergrund, kurze Zusammenfassung oder der folgenden detaillierten Beschreibung vorgestellt wird, bindend ist.
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Die folgende Beschreibung nimmt Bezug auf Elemente oder Knoten oder Merkmale, die miteinander „verbunden” oder „gekoppelt” sind. Sofern hierin nicht anderweitig explizit angegeben wird, bedeutet „gekoppelt”, dass ein Element/Knoten/Merkmal direkt mit einem anderen Element/Knoten/Merkmal verbunden ist (oder direkt oder indirekt damit in Verbindung steht) und nicht notwendigerweise mechanisch. Ähnlich bedeutet „verbunden”, dass ein Element/Knoten Merkmal direkt mit einem anderen Element/Knoten/Merkmal verbunden ist (oder damit direkt in Verbindung steht), sofern nicht anderweitig angegeben wird, und nicht notwendigerweise mechanisch.
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1 stellt eine Blockansicht einer OTPROM-Speicherzellenanordnung 100 gemäß einiger Ausführungsformen dar. Die Speicherzellenanordnung 100 umfasst eine Vielzahl von Bitzellen 102, einen Wortleitungstreiber 104, eine Vielzahl von Bitleitungstreibern 106 und eine Vielzahl von Erfassungsverstärkern 107. Die Bitzellen 102 sind in Zeilen und Spalten angeordnet. Jede Bitzelle 102 ist mit dem Wortleitungstreiber 104 über eine aus einer Vielzahl von Schreibe-Wortleitungen 108 und eine aus einer Vielzahl von Lese-Wortleitungen 110 gekoppelt. Die Wortleitungen 108 und 110 stellen einen Zugriff auf die Zeile von Bitzellen 102 in der Speicherzellenanordnung 100 bereit. Die Lese-Wortleitungen 110 können z. B. freigegeben werden (beispielsweise mit einer Spannung beaufschlagt werden), um die entsprechende Zeile der Bitzeilen 102 zum Lesen auszuwählen. In ähnlicher Weise können die Schreibe-Wortleitungen 108 freigegeben werden, um die entsprechende Zeile von Bitzellen 102 zum Programmieren in Verbindung mit einer Bitleitung auszuwählen.
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Jede Bitzelle 102 ist auch mit einem der Bitleitungstreibern 106 über eine der Vielzahl von Schreibe-Bitleitungen 112 und mit einem der Erfassungsverstärker 107 über eine aus der Vielzahl von Lese-Bitleitungen 116 gekoppelt. Die Bitleitungen 112 und 116 stellen einen Zugriff auf eine Spalte von Bitzellen 102 in der Speicherzellenanordnung 100 bereit. Beispielsweise ist einer aus der Vielzahl von Bitleitungstreibern 106 an eine von den Schreibe-Bitleitungen 112 gekoppelt, um einen Programmierstrom während einer Schreiboperation an einer ausgewählten Bitzelle 102 bereitzustellen und um einen Erfassungsstrom während einer Leseoperation Masse zuzuführen, wie nachstehend beschrieben wird. In einigen Ausführungsformen weisen die Lese-Bitleitungen 116 Abmessungen auf, die geringer sind als die erforderlichen Abmessungen zum Tragen eines Brennstroms für ein Brennen der Sicherung. Die kleineren Abmessungen erlauben eine kompaktere Speicherzellenanordnung 110.
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2 ist eine Darstellung eines Bereichs 200 der Speicherzellenanordnung 100 gemäß einiger Ausführungsformen. Der Bereich 200 umfasst eine der Bitzellen 102, einen der Bitleitungstreiber 106, der an die Bitzelle 102 durch eine der Schreibe-Bitleitungen 112 gekoppelt ist, und einen der Erfassungsverstärker 107, der an die Bitzelle 102 durch eine der Lese-Bitleitungen 116 gekoppelt ist.
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Für die hierin beschriebenen beispielhaften Ausführungsformen werden die Bitzelle 102, der Bitleitungstreiber 106 und der Erfassungsverstärker 107 auf einem geeignetem Halbleitersubstrat hergestellt. Diese Halbleiter-basierten Schaltungen können unter Verwendung bekannter Techniken und Prozessschritte (beispielsweise Fotolithografie, Dotieren, Ätzen, Strukturieren, Materialaufwuchs, Materialabscheidung und dergleichen) gebildet werden, die hier nicht detailliert beschrieben sind. In einigen Ausführungsformen ist das verwendete Halbleitermaterial Silizium. In einigen alternativen Ausführungsformen kann das Halbleitermaterial Germanium, Galliumarsenid oder dergleichen umfassen. Das Halbleitermaterial kann zur Herstellung eines N-Typ-Metalloxid-Halbleiter(NMOS)-Transistors oder eines P-Typ-Metalloxid-Halbleiter(PMOS)-Transistors verwendet werden. Die NMOS-Transistoren umfassen ein Source, ein Drain, ein Gate und ein Bulk, das mit Masse gekoppelt ist, während die PMOS-Transistoren ein Source, ein Drain, ein Gate und ein Bulk umfassen, das an eine Energieversorgung gekoppelt ist.
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Die in 2 dargestellte Bitzelle 102 umfasst einen ersten Transistor 210, einen zweiten Transistor 212 und eine Sicherung 214. In dem bereitgestellten Beispiel sind die Transistoren 210 und 212 NMOS-Transistoren. Das Drain des ersten Transistors 210 ist an den Erfassungsverstärker 107 durch die Lese-Bitleitung 116 gekoppelt. Das Source des ersten Transistors 210 ist an ein erstes Ende 216 der Sicherung 214 und an das Drain des zweiten Transistors gekoppelt. Das Gate des ersten Transistors 210 ist an den Wortleitungstreiber 104 durch die Lese-Wortleitung 110 gekoppelt. Die Lese-Wortleitung 110 kann freigegeben werden, um den ersten Transistor 210 einzuschalten und den Erfassungsverstärker 107 selektiv an das erste Ende 216 der Sicherung 214 zu koppeln, um den Zustand der Bitzelle 102 zu erfassen, wie nachstehend beschrieben wird. Ein zweites Ende 218 der Sicherung 214 ist durch die Schreibe-Bitleitung 112 an den Bitleitungstreiber 106 gekoppelt.
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Das Source des zweiten Transistors 212 ist an Masse gekoppelt. Das Gate des zweiten Transistors 212 ist an den Wortleitungstreiber 104 durch die Schreibe-Wortleitung 108 gekoppelt. Die Schreibe-Wortleitung 108 kann freigegeben werden, um den zweiten Transistor 212 einzuschalten und das erste Ende 216 der Sicherung 214 zum Brennen der Sicherung selektiv an Masse zu koppeln, wie nachstehend beschrieben ist. Es wird angemerkt, dass die ersten und zweiten Transistoren 210 und 212 beliebige Vorrichtungen sein können, die das erste Ende 216 der Sicherung 214 selektiv an die Lese-Bitleitung 116 bzw. Masse koppeln.
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In einigen Ausführungsformen ist die Sicherung 214 eine Metallsicherungsvorrichtung, die brennt, wenn ein Strom durch die Sicherung 214 eine Schwellgröße überschreitet. In dem bereitgestellten Beispiel ist die Sicherung 214 eine elektronisch programmierbare Sicherung, in der das erste Ende 216 eine Kathode und das zweite Ende 218 eine Anode ist. Es wird angemerkt, dass eine beliebige geeignete Sicherung, Antisicherung oder andere einmal programmierbare Vorrichtung verwendet werden kann.
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Der Bitleitungstreiber 106 umfasst einen ersten Transistor 220, einen zweiten Transistor 222, einen Brennanschluss 224, einen Programmierspannungsanschluss 226 und einen Bitleitung-Nullstellanschluss 228. In dem bereitgestellten Beispiel ist der erste Transistor 220 ein PMOS-Transistor und der zweite Transistor 222 ist ein NMOS-Transistor. Das Source des ersten Transistors 220 ist an den Programmierspannungsanschluss 226 gekoppelt, das Gate des ersten Transistors 220 ist an den Brennanschluss 224 gekoppelt und das Drain des ersten Transistors 220 ist an die Schreibe-Bitleitung 112 gekoppelt. Der Brennanschluss 224 kann freigegeben werden, um den Programmierspannungsanschluss 226 selektiv an die Schreibe-Bitleitung 112 zu koppeln und ein Fließen eines Brennstroms zu erlauben, wie nachstehend beschrieben wird.
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Das Source des zweiten Transistors 222 ist an Masse gekoppelt, das Gate des zweiten Transistors 222 ist an den Bitleitung-Nullstellanschluss 228 gekoppelt und das Drain des zweiten Transistors 222 ist an die Schreibe-Bitleitung 112 gekoppelt. Der Bitleitung-Nullstellanschluss 228 kann freigegeben werden, um die Schreibe-Bitleitung 112 selektiv an Masse zu koppeln. Folglich ist eine Spannung VDS entlang Drain und Source des zweiten Transistors 212 für inaktivierte Bitzellen 102 im Wesentlichen Null Volt. Die VDS von Null Volt eliminiert im Wesentlichen einen Leckstrom durch die inaktiven Bitzellen 102 und erlaubt eine große Anzahl von Bitzellen 102 pro Bitleitung.
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Der Erfassungsverstärker 107 weist einen Freigebungsanschluss 230, einen Eingangsanschluss 232 und einen Ausgangsanschluss 234 und einen Spannungseingangsanschluss 236 auf. Der Erfassungsverstärker 107 kann von einem beliebigen geeigneten Typ sein und eine beliebige geeignete Transistorkonfiguration aufweisen. In dem bereitgestellten Beispiel ist der Erfassungsverstärker ein herkömmlicher Erfassungsverstärker. Der Freigebungsanschluss 230 kann freigegeben werden, um den Zustand einer Bitzelle 102 der Spalte von Bitzellen 102 zu erfassen, die an den Erfassungsverstärker 107 durch die Lese-Bitleitung 116 gekoppelt sind. Der Eingangsanschluss 232 ist zum Erfassen des Zustands der Bitzellen 102 mittels Detektieren des Stromflusses durch die Lese-Bitleitung 116 an die Lese-Bitleitung 116 gekoppelt. Der Ausgangsanschluss 234 erzeugt ein Signal basierend auf dem Logikzustand der erfassten Bitzelle 102, wie nachstehend beschrieben ist.
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3 ist ein Zeitdiagramm von unterschiedlichen Signalen der Speicherzellenanordnung 100 aus 1. Das Zeitdiagramm stellt beispielhafte Signalwerte während einer Brennsicherungsoperation 302, einer ersten Lese-Bitzellenoperation 304, in der die Sicherung 214 nicht gebrannt ist, und einer zweiten Lese-Bitzellenoperation 306 dar, in der die Sicherung 214 gebrannt ist. Die Brennsicherungsoperation 302 wird durch Freigeben der Schreibe-Wortleitung 108 und des Brennsicherungsanschlusses 224 des Bitleitungstreibers 106 begonnen. Demgemäß sind der erste Transistor 220 des Bitleitungstreibers 106 und der zweite Transistor 212 der Bitzelle 102 eingeschaltet und die Schreibe-Bitleitung 112 ist an den Programmierspannungsanschluss 226 gekoppelt. Von dem Programmierspannungsanschluss 226 fließt ein Brennstrom 310 durch den ersten Transistor 220 des Bitleitungstreibers 106, durch die Schreibe-Bitleitung 112, durch die Sicherung 214 und durch den zweiten Transistor 212 der Bitzelle 102 zu Masse. Der Brennstrom 310 wird während der Brennsicherungsoperation 302 aufrechterhalten, um die Sicherung 214 zu brennen und den Logikzustand der Bitzelle 102 langfristig zu ändern.
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Die ersten und zweiten Lese-Bitzellenoperationen 304 und 306 werden durch Freigeben des Freigabeanschlusses 230 von dem Erfassungsverstärker 107, der Lese-Wortleitung 110 und dem Bitleitung-Nullstellanschluss 228 des Bitleitungstreibers 106 initiiert. Demzufolge sind der zweite Transistor 222 des Bitleitungstreibers 106 und der erste Transistor 210 der Bitzelle 102 eingeschaltet. Während der ersten Lese-Bitzellenoperation 304 fließt ein Strom von dem Eingangsanschluss 232 des Erfassungsverstärkers durch die Lese-Bitleitung 116, durch den ersten Transistor der Bitzelle 102, durch die Sicherung 214, durch die Schreibe-Bitleitung 112 und durch den zweiten Transistor 222 des Bitleitungstreibers 106 zu Masse. Die Spannung der Lese-Bitleitung 116 ist im Wesentlichen gleich dem Spannungsabfall entlang der Sicherung 214 und der Transistoren 210 und 222. Während der zweiten Lese-Bitzellenoperation 306 fließt wenig oder kein Strom durch die Sicherung 214, und die Spannung der Lese-Bitleitung 116 ist im Wesentlichen gleich VDD, die an den Spannungseinganganschluss 236 des Erfassungsverstärkers 107 angelegt ist.
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Die bereitgestellte Speicherzellenanordnung weist verschiedene vorteilhafte Eigenschaften auf. Die Schreibe-Bitleitung und das zweite Ende jeder Sicherung in einer Bitleitung ist z. B. während der Erfassung an Masse gekoppelt, um einen Leckstrom von inaktiven Bitzellen zu beschränken. Die Leckstrombeschränkung erlaubt zusätzlich dazu zum Brennen eine Umsetzung großer Bitzellentransistoren zwischen dem ersten Ende der Sicherung und Masse. Es können auch Transistoren mit niedriger Schwellspannung eingebaut sein, um die Bitzellenfläche zu verringern. Zum Beispiel kann der erste Transistor 210 in der Bitzelle 102 im Vergleich zum zweiten Transistor 212 klein sein (beispielsweise 1/10 × Breite/Länge-Verhältnis). Demzufolge kann die Zunahme in der Größe der Bitzelle mit dem zusätzlichen Transistor 210 nur leicht vergrößert sein.
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Für die Lese-Bitleitungen können auch dünne Leitungen eingebaut werden, da die Lese-Bitleitungen nur Erfassungsströme zu tragen brauchen und nicht den Brennstrom, der zum Brennen der Sicherung verwendet wird. Ferner agiert der erste Transistor der Bitzelle als eine Stromquelle und der Einfluss von Spannungsabfällen (IR-Abfälle, Übersprechen) auf der Lese-Bitleitung wird verringert.
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Während wenigstens eine beispielhafte Ausführungsform in der vorangehend detaillierten Beschreibung vorgestellt wurde, wird angemerkt, dass eine große Anzahl von Variationen vorhanden ist. Es wird auch angemerkt, dass die beispielhafte Ausführungsform oder beispielhaften Ausführungsformen nur Beispiele sind und nicht zur Begrenzung des Rahmens, der Anwendbarkeit oder der Konfiguration der Erfindung in jeglicher Weise beabsichtigt sind. Die vorangehend detaillierte Beschreibung stellt für den Fachmann eher eine bequeme Roadmap zur Ausbildung der beispielhaften Ausführungsform oder der beispielhaften Ausführungsformen dar. Es wird angemerkt, dass verschiedene Änderungen in der Funktion und Anordnung von Elementen gemacht werden können, ohne von dem Geist der Erfindung abzuweichen, wie er in den beigefügten Ansprüchen und den legalen Äquivalenten davon ausgeführt ist.
