DE60317312T2 - Extraktion eines binärcodes aus den physischen parametern einer integrierten schaltung - Google Patents

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Description

  • Die vorliegende Erfindung betrifft die Speicherung eines unveränderbaren binären Codes in einer integrierten Schaltung. Insbesondere betrifft die vorliegende Erfindung das Extrahieren eines binären Codes aus einer integrierten Schaltung, der sich aus Parametern ergibt, die mit der Herstellung dieser Schaltung verbunden sind. Solche Parameter, die mit der Herstellung verbunden sind, werden im Allgemeinen physikalische Parameter genannt und werden dann durch ein physikalisches Parameternetz (PPN) bereitgestellt. So ein in eine integrierte Schaltung "eingebetteter" binärer Code wird beispielsweise dazu benutzt, seine dauerhafte Speicherung in Gestalt eines digitalen Worts in einem Register oder dergleichen zu vermeiden und um eine Identifizierung oder Erkennung dieses Codes zu vermeiden. In einer Anwendung zur Kennzeichnung eines elektronischen Bauteils oder einer Baugruppe basierend auf Parametern, die mit der Herstellung einer Erkennungsschaltung verbunden sind, die in einem Chip mit integrierter Schaltung enthalten ist, wird diese Kennzeichnung gegenwärtig als ein "Fingerabdruck der integrierten Schaltung" bezeichnet.
  • Die vorliegende Erfindung betrifft insbesondere das Extrahieren eines binären Codes, der in Gestalt von zumindest teilweise widerstandsbehafteten elektrischen Pfaden gespeichert wird und mittels eines Flipflops oder dergleichen ausgewertet wird. Beispiele von Schaltungen zum Speichern solcher binären Codes und zur Kennzeichnung oder Erkennung eines Chips mit integrierter Schaltung durch solche Codes sind in den französischen Patentanmeldungen mit den Nummern 2823340 (B4998) und 2823341 (B4969) des Anmelders beschrieben.
  • Das Prinzip, das durch diese Schaltungen angewendet wird, ist es, mit einer selben elektrischen Flanke einen Lesestrom in unterschiedlichen elektrischen Pfaden auszulösen, die unterschiedliche Flipflops erreichen. Abhängig davon, ob die Verzögerungszeit eines bestimmten Pfads kürzer oder länger ist als eine Bezugsverzögerung oder eine mittlere Verzögerung, die das Auslesen des Flipflops synchronisiert, ist der Ausgabezustand des entsprechenden Flipflops 0 oder 1. Die Ausgaben der unterschiedlichen Flipflops liefern dann den binären Code, der in Gestalt elektrischer Pfade gespeichert ist. Diese elektrischen Pfade können einfach durch die Länge der Bahnen, die sie bilden, unterschiedlich gemacht werden; aber vorzugsweise beinhalten sie ein Widerstandselement (das in der Praxis mit einem kapazitiven Element verbunden ist, das aus den Gates von MOS-Transistoren gebildet ist, die das Flipflop bilden), um eine RC-Zelle zu bilden.
  • Ein beachtlicher Vorteil eines solchen Speichers für einen binären Code besteht darin, dass der Code nicht direkt digital, sondern sozusagen analog gespeichert ist, wodurch seine Kompromittierung erschwert wird.
  • Um in den oben erwähnten Schaltungen das Ziel zu erfüllen, den durch die elektrischen Pfade gespeicherten Code unsichtbar zu machen, muss sichergestellt werden, dass die Pfade (hinsichtlich der Länge) im Vergleich zu dem elektrischen Pfad, der die Bezugsverzögerungszeit bereitstellt, nicht zu unterschiedlich sind. Ansonsten besteht die Gefahr, dass eine optische Erkennung dahingehend möglich wird, ob der Pfad offensichtlich länger oder kürzer als der Bezugspfad ist.
  • Außerdem, kann – in manchen Fällen und in einer vollkommen zufälligen und nicht vorhersagbaren Weise – ein elektrischer Pfad eines der Flipflops, soweit er mit der Ausbreitung auf einer Kante in diesem Flipflop verbunden ist, genau dieselbe Verzögerungszeit wie der mittlere Pfad aufweisen. Für dieses Flipflop besteht dann die Gefahr, einen nicht wiederherstellbaren Ausgabezustand von einem ersten zu einem folgenden Extrahiervorgang des binären Codes aufzuweisen.
  • Diese zwei Unzulänglichkeiten der oben erwähnten Speicherschaltungen sind auf die Verwendung einer mittleren Verzögerungszeit zum Synchronisieren des Flipflop-Auslesens zurückzuführen.
  • Eine andere Technik des Extrahierens eines binären Codes besteht im Erkennen einer Widerstandsdifferenz zwischen zwei Zweigen einer Zelle. Diese Differenz wird durch eine Spannungs- oder Strommessung ausgelesen. Dabei wird wieder in dem Fall, in dem die zwei Zellwiderstände identisch sind, ein irreversibler Zustand von einem ersten Extrahieren zu einem weiteren Extrahieren erzeugt.
  • Ein Problem, das unabhängig von der Leseart (Zeit, Strom, Spannung) auftritt, ist mit der theoretischen Gefahr verbunden, dass zwei genau gleiche Widerstände vorliegen.
  • Ein anderes Problem besteht darin, die Differenz zwischen Widerständen, die Bit mit unterschiedlichem Wert bereitstellen, (insbesondere optisch) unsichtbar zu machen.
  • Die Europäische Patentanmeldung Nr. 0 863 546 offenbart eine Pseudo-Sicherung, die zwischen zwei Kontakten einen Siliziumbereich umfasst, der mit einem Silicide-Bereich beschichtet ist, der einen Teil mit einem verkleinerten Abschnitt umfasst, der mit einer dielektrischen Schicht beschichtet ist.
  • Die Europäische Patentanmeldung Nr. 0 511 560 offenbart ein programmierbares Speicherelement mit einer programmierbaren Anti-Sicherungsschaltung mit mehreren Widerständen und einem schaltenden Schaltkreis.
  • Die vorliegende Erfindung zielt darauf ab, das Extrahieren eines binären Codes zu verbessern, der in einer integrierten Schaltung eingebettet ist.
  • Die vorliegende Erfindung zielt auch darauf ab, eine Schaltung zum Speichern eines binären Codes bereitzustellen, dessen Ursprung physikalische Parameter einer integrierten Schaltung sind, die Nachteile der obengenannten Schaltungen überwindet.
  • Bei einer Messung der Ausbreitungszeit zielt die vorliegende Erfindung darauf ab, die Benutzung einer gemeinsamen Vergleichsbasis oder eines durchschnittlichen elektrischen Pfads zum Vergleichen der elektrischen Pfade, die mit den verschiedenen Flipflops verbunden sind, zu vermeiden.
  • Die vorliegende Erfindung zielt auch darauf ab, die mittels der unterschiedlichen elektrischen Pfade solch einer Flipflop-Schaltung eingeführten Verzögerungszeiten oder die Differenz zwischen den Widerständen einer Spannungs- oder Strommessungszelle unerkennbar zu machen.
  • Die vorliegende Erfindung zielt auch darauf ab, eine Lösung bereitzustellen, die mit der Technologie verträglich ist, die gegenwärtig verwendet wird, um MOS-Transistoren zu bilden, und die insbesondere keinen zusätzlichen Herstellungsschritt erfordert.
  • Um diese und andere Ziele zu erreichen, stellt die vorliegende Erfindung eine integrierte Zelle gemäß Anspruch 1 bereit.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst die Wertänderung ein Verringern des Werts eines der Widerstände in einer irreversiblen und stabilen [gleichbleibenden] Weise innerhalb des Lesestrombereichs der Zelle.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung bestehen die Widerstände aus polykristallinem Silizium und sind so bemessen, dass sie identische Nennwerte haben.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird die Wertreduktion durch vorübergehendes oder temporäres Einprägen eines Stromflusses in den entsprechenden Widerstand verursacht, wobei der Stromfluss größer ist als der Strom, für den der Widerstandswert einen Maximalwert einnimmt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird die Zelle zum Extrahieren eines Binärwerts genutzt, der auf einer Ausbreitung einer Flanke eines Auslösesignals in zwei elektrischen Pfaden basiert, wobei die Zelle zwischen zwei Anschlüssen zum Anlegen einer Spannung zwei parallele Zweige umfasst, von denen jeder in Serie umfasst:
    einen jener Widerstände zum Unterscheiden der elektrischen Pfade;
    einen Lesetransistor, wobei die Verbindungsstelle des Widerstands und des Lesetransistors jedes Zweigs einen Ausgangsanschluss der Zelle darstellt und das Gate des Lesetransistors eines jeden Zweigs mit dem Ausgangsanschluss des anderen Zweigs und einem Selektionstransistor [Auswahltransistors] verbunden ist.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst jeder Zweig außerdem einen Stabilisierungstransistor, der seinen Ausgangsanschluss mit dem Anschluss zum Anlegen einer Spannung verbindet, die entgegengesetzt zu der ist, mit der der Widerstand des betroffenen Zweigs verbunden ist.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung werden die Stabilisierungstransistoren dazu benutzt, die Reduktion im Wert eines der Widerstände zu verursachen.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird die Spannung aus einer verhältnismäßig niedrigen Lesespannung und einer verhältnismäßig hohen Stabilisierungsspannung des ursprünglichen Zellzustands ausgewählt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst die Zelle:
    zwei parallele Zweige, von denen jeder einen der Widerstände umfasst, die zwischen einem ersten Versorgungsanschluss und einem Anschluss zum differenziellen Lesen des Zellzustands; und
    wenigstens einen Programmierschalter, der einen der Leseanschlüsse mit einem zweiten Anschluss zum Anlegen der Versorgungsspannung verbindet.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst jeder Zweig einen Programmierschalter.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung ist einer der Versorgungsanschlüsse über einen Auswähler mit mindestens zwei Versorgungsspannungen verbunden, von denen eine eine verhältnismäßig niedrige Lesebetriebsspannung und eine eine verhältnismäßig hohe Stabilisierungsversorgungsspannung ist.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung ist wenigstens ein Selektionstransistor in Reihe mit jedem der Widerstände zwischen dem ersten Versorgungsanschluss und dem entsprechenden Leseanschluss verbunden.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung ist jeder Widerstand mittels eines Latch mit dem zweiten Versorgungsanschluss verbunden, wobei der Steueranschluss des Latch mit dem Widerstand des anderen Zweigs verbunden ist.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst die Zelle einen Differenzverstärker zum Lesen des Zellzustandes.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst jeder Zweig auf beiden Seiten seines Widerstands einen n-Kanal-Transistor und einen p-Kanal-Transistor, wobei deren Gates gemeinsam mit einem Anschluss des Widerstands des anderen Zweigs verbunden sind.
  • Die vorliegende Erfindung stellt auch ein Verfahren zum Programmieren einer Speicherzelle bereit, das darin besteht, das Vorzeichen der Differenz zwischen den beiden Widerständen durch zeitweise Einprägen des Fließens eines Stabilisierungsstroms in einem der Widerstände irreversibel zu machen, wobei der Stabilisierungsstrom größer ist als ein Strom, für den der Wert des Widerstands des betroffenen Zweigs ein Maximum annimmt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst das Verfahren folgende Schritte:
    schrittweises Erhöhen des Stroms in dem ausgewählten Widerstand; und nach jeder Anwendung eines höheren Stroms, Messen des Wertes dieses Widerstands in seiner funktionellen Leseumgebung.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird eine vorbestimmte Zuordnungstabelle zwischen dem Stabilisierungsstrom und dem gewünschten finalen [endgültigen] Widerstand verwendet, um auf den ausgewählten Programmierwiderstand den angepassten Programmierstrom anzuwenden.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst das Verfahren folgende Schritte:
    Veranlassen des Lesens eines Ursprungszustands der Zelle; und
    vorübergehendes Anwenden eines Einpräge- oder Zwangsstroms auf denjenigen der Widerstände, der mit dem Zweig verbunden ist, der einen hohen Ausgabezustand liefert, wobei der Einpräge- oder Zwangsstroms größer ist als ein Strom, für den der Wert des Widerstands einen Maximalwert annimmt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird der Einpräge- oder Zwangsstrom aus einer vorbestimmten Zuordnungstabelle zwischen dem Einpräge- beziehungsweise Zwangsstrom und dem gewünschten finalen Widerstand ausgewählt.
  • Die vorliegende Erfindung stellt auch eine Schaltung zum Speichern und zum Extrahieren eines binären Codes über n Bit und mit einem integrierten Schaltungs-Chip bereit, wobei die Schaltung umfasst:
    n Zellen; und
    eine zentrale Steuereinheit.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung werden die n Bit, die in den Zellen enthalten sind, parallel oder gleichzeitig extrahiert.
  • Die vorliegende Erfindung stellt auch eine Schaltung zum Identifizieren eines integrierten Schaltungs-Chips bereit.
  • Die obengenannten Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden in der folgenden nicht einschränkenden Beschreibung bestimmter Ausführungsformen in Verbindung mit den begleitenden Zeichnungen erörtert, in welchen:
  • 1 eine erste Ausführungsform einer integrierten Zelle zum Speichern eines Bit in der Form eines elektrischen Pfads entsprechend einer Ausführungsform der vorliegenden Erfindung zeigt;
  • 2 in einer teilweisen, sehr vereinfachten perspektivischen Ansicht eine Ausführungsform eines Widerstands aus polykristallinem Silizium zeigt, der einen elektrischen Pfad gemäß der vorliegenden Erfindung bildet;
  • 3 in einem Kurvendiagramm die Stabilisierung eines Wertes eines elektrischen Pfads gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
  • 4 in Form von Blöcken eine Ausführungsform einer Schaltung zum Speichern und Extrahieren eines binären Codes gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
  • 5 das elektrische Diagramm einer Speicherzellenspalte gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigt;
  • 6 das elektrische Diagramm einer Ausführungsform des differenziellen Leseverstärkers der 5 zeigt;
  • 7 das elektrische Diagramm einer anderen Ausführungsform des differenziellen Leseschaltkreises der 5 zeigt;
  • 8 das elektrische Diagramm einer Speicherzelle gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigt;
  • 9 ein Beispiel einer Ausführung eines Verstärkers mit einem Schmitt-Trigger zeigt, der in der Ausführungsform der 8 verwendet wird; und
  • 10 das elektrische Diagramm einer Speicherzelle gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigt.
  • Gleiche Teile wurden in den unterschiedlichen Zeichnungen mit denselben Bezugszeichen gekennzeichnet. Zur Klarheit wurden in den Zeichnungen nur solche Teile gezeigt und im Folgenden beschrieben, die für das Verständnis der vorliegenden Erfindung notwendig sind. Insbesondere wurden die unterschiedlichen Schaltungen zum Lesen und Auswerten des binären Worts, das gemäß der vorliegenden Erfindung in der Schaltung speichert wird, nicht im Einzelnen dargestellt. Die vorliegende Erfindung kann unabhängig von der Auswertung des binären Codes verwirklicht werden, der von den physikalischen Parametern der integrierten Schaltung abhängig ist. Außerdem wurde das praktische Bilden eines polykristallinen Widerstands durch Ablagerung und Ätzen nicht im Einzelnen beschrieben, wobei die vorliegende Erfindung mit einem konventionell hergestellten Widerstand verwirklicht werden kann.
  • Ein Merkmal der vorliegenden Erfindung besteht darin, eine ursprüngliche (natürliche) Differenz zwischen Widerständen zu erkennen, die einen binären Zustand zum Extrahieren bilden, und das Vorzeichen dieser Differenz zu bestätigen oder zu stabilisieren (unveränderlich zu machen), und zwar unabhängig davon, welchen Wert es hat.
  • In einer Ausführungsform, die zur Zeitmessung angewendet wird, besteht ein Merkmal der vorliegenden Erfindung darin, innerhalb jedes Lese- oder Extrahierteils des bistabilen Typs oder Flipflop-Typs ein Bit eines eingebetteten binären Codes bereitzustellen, wobei ein elektrischer Bezugspfad mit einem elektrischen Pfad verglichen wird, der das eingebettete Bit darstellt.
  • In einer anderen Ausführungsform, die auf eine differenzielle Spannungs- oder Strommessung angewendet wird, ist es ein Merkmal der vorliegenden Erfindung, ein Lesen der Differenz zwischen Widerständen mittels einer Widerstands-zu-Spannungswandlung bei gleichbleibendem Strom oder einer Widerstands-zu-Stromwandlung bei gleichbleibender Spannung zu veranlassen.
  • Dieses Lesen – angewendet auf den ursprünglichen (natürlichen oder bei der Herstellung erzeugten) Zustand – wird dazu benutzt, das Vorzeichen der Differenz zwischen Widerständen zu erkennen, das dann bestätigt oder stabilisiert wird, wie im Folgenden dargestellt wird.
  • 1 zeigt das elektrische Diagramm einer Zelle 1 zum Extrahieren eins Bit, das in Form eines elektrischen Pfads gemäß einer Ausführungsform der vorliegenden Erfindung gespeichert ist.
  • Zelle 1 umfasst zwei parallele Zweige mit identischer Struktur zwischen zwei Spannungsversorgungsanschlüssen E und M, wobei Anschluss M die Masse darstellt. Die Spannung, welche die Zelle versorgt, ist – wie im Folgenden gezeigt wird – unterschiedlich, je nachdem, ob ein Extrahieren oder ein Lesen des Bit oder ob ein charakteristischer Schritt der Stabilisierung oder Bestätigung des Bit durchgeführt wird.
  • Ein erster Zweig, der – in der Orientierung der Zeichnung – rechter Zweig genannt wird, umfasst in Serie einen Widerstand Rd, einen ersten MOS-Lesetransistor MN1d und einen zweiten MOS-Selektionstransistor MN2d. Die Verbindung zwischen Widerstand Rd und Transistor MN1d (und somit dem Drain dieses Transistors) bildet einen ersten Ausgabeanschluss Q, der willkürlich als der direkte (nicht invertierte) Ausgabeanschluss bezeichnet wird. Ein zweiter Zweig, der – in der Orientierung der Zeichnung – linker Zweig genannt wird, umfasst in Serie einen Widerstand Rg, einen ersten MOS-Lesetransistor MN1g und einen zweiten MOS-Selektionstransistor MN2g. Die Verbindung zwischen Widerstand Rg und Transistor MN1g (und damit dem Drain dieses Transistors) bildet einen zweiten Ausgabeanschluss NQ, der das Inverse zu dem Anschluss Q ist. Das Gate des Transistors MN1g ist mit Anschluss Q verbunden, während das Gate des Transistors MN1d mit Anschluss NQ verbunden ist, um den gewünschten bistabilen Effekt zu erhalten. Die Gates der Transistoren MN2g und MN2g sind gemeinsam mit einem Anschluss R verbunden, der dazu vorgesehen ist, ein Auswahlsignal zum Auslesen der Zelle 1 zu empfangen. In dem gezeigten Beispiel haben alle Transistoren n-Kanäle.
  • Gemäß der vorliegenden Erfindung sind die Widerstände Rg und Rd in ihrer Herstellung gleich groß, damit sie denselben Wert aufweisen. Diese Widerstände gehören zu den elektrischen Pfaden, die der Zelle zugeordnet sind. Sie legen – jeder mit dem Gate des Transistors des Zweigs, der entgegengesetzt zu jenem ist, mit sie jeweils verbunden sind – eine RC-Zelle fest. Diese RC-Zellen bestimmen die Zeitkonstanten der elektrischen Pfade, die jeweils den Anschluss E mit Anschluss Q und NQ verbinden.
  • Die Arbeitsweise einer wie vorstehende beschriebenen Zeile gemäß der vorliegenden Erfindung ist in der Lesebetriebsart wie folgt. Der Eingabeanschluss R empfängt ein Lesekonfigurations- oder Extrahiersignal (hoher Zustand), womit die zwei Transistoren MN2g und MN2d eingeschaltet werden.
  • Danach wird eine Flanke (positiv bei den in diesem Beispiel angelegten Gleichspannungen oder eingestellten Betriebspunkten) an die Eingabe E der oben beschriebenen Zelle angelegt. Das Auftreten dieser Flanke an den Anschlüssen Q und NQ sollte gleichzeitig sein, wenn die Teile alle genau identisch wären. Dies trifft in der Praxis nicht zu, was auch an technologischen Abweichungen und an Abweichungen im Herstellungsprozess liegt. Im Ergebnis steigt an einem der Anschlüsse Q und NQ dessen Spannung schneller an als an dem anderen. Dieses Ungleichgewicht schaltet einen der Transistoren MN1g und MN1d ein. Aufgrund der Kreuzung der Gates dieser Transistoren ist derjenige, der zuerst eingeschaltet ist, derjenige, dessen Gate in dem elektrischen Pfad mit der kleinsten Zeitkonstante teilnimmt und daher derjenige, dessen Drain-Spannung langsamer ansteigt als die des anderen. Nachdem er einmal eingeschaltet ist, zwingt dieser Transistor MN1 sein Drain (und damit den entsprechenden Ausgabeanschluss Q oder NQ) auf Massepotential, wodurch das Blockieren des Transistors MN1 des anderen Zweigs – und damit der hohe Zustand auf dem entsprechenden Ausgabeanschluss – bestätigt wird.
  • Unter der Annahme, dass die Zeitkonstante nur aufgrund einer Differenz zwischen den Widerständen abweicht (oder dass die anderen Abweichungen im Vergleich zu dem Werteabstand zwischen den Widerständen vernachlässigbar sind), erzeugt der Widerstand mit dem niedrigsten Wert eine kleinere Zeitkonstante.
  • Die Dauer des an der Eingabe E angelegten Extrahiersignals ist ohne Bedeutung. Es ist ein "digitales" Zwei-Zustände-Signal, wobei das Extrahieren oder das Lesen durch die – in diesem Beispiel – ansteigende Flanke verursacht wird. Danach unterdrückt das Verschwinden des hohen Zustands die Zellversorgung und damit das gespeicherte Bit.
  • Um die Nichterkennbarkeit des Codes zu wahren und ihn von technologischen Abweichungen und Herstellungsabweichungen abhängig zu machen, ist es wichtig, dass dafür gesorgt wird, dass die Widerstände Rg und Rd identisch sind und dass nur ihre Abweichung (welche im Wesentlichen nicht beobachtbar ist) zum Ende der Herstellung das von der Zelle extrahierte Bit bestimmen sollte. Sogar, wenn die Widerstände Rg und Rd genau identisch sind, bedingt die Struktur der Zelle 1, dass sie keinen unbestimmten Zustand annehmen kann. Sie wird notwendigerweise einen Zustand annehmen, beispielsweise entsprechend anderer Abweichungen (zwischen Transistoren, die zwischen den Pfaden die Flanke von Anschluss E liefern usw.).
  • Ein schon erkennbarer Vorteil der vorliegenden Erfindung besteht darin, dass zum Lesen des Inhalts einer Zelle kein Vergleich mit einem Teil außerhalb der Zelle erforderlich ist.
  • Um eine Wiederholbarkeit des Zellzustands (Bit) für jedes Lesen zu gewährleisten, wird gemäß einem weiteren Merkmal der vorliegenden Erfindung dafür gesorgt, diesen Inhalt nach dem ersten Lesen zu stabilisieren. Mit anderen Worten wird in einer Beginnphase, einer ersten Nutzung, einer Konfigurationsphase oder dergleichen, ein erstes Lesen des von physikalischen Parame tern herrührenden Bit ausgeführt, nachdem ein Zellstabilisierungsschritt ausgelöst wurde.
  • Mit Stabilisierung – in dem Sinn der vorliegenden Erfindung – wird eine andauernde Bestätigung des natürlichen (sich aus der Herstellung ergebenden) Werts der Zelle bezeichnet.
  • Zu diesem Zweck sind die Widerstände Rg und Rd gemäß einem Merkmal der vorliegenden Erfindung polykristalline Widerstände, deren jeweiligen Werte einer irreversiblen Reduktion unterworfen werden können, wie im Folgenden mit Bezug auf 2 und 3 erörtert werden wird. Zunächst sollte nur festgehalten werden, dass, wenn Widerstand Rg oder Rd einem sogenannten Stabilisierungs- oder Bestätigungsstrom unterworfen wird, der größer ist als der Strom für den sein Wert maximal ist, der Wert seines Widerstands irreversibel abnimmt, wenn zu Strömen zurückgekehrt wird, die vom nominellen Betriebsbereich umfasst werden. Der nominelle Bereich der Betriebsströme eines polykristallinen Widerstands, der gemäß der vorliegenden Erfindung benutzt wird, ist kleiner als einige hundert Mikroampere und meistens kleiner als einige zehn Mikroampere. Die Amplitude des Stabilisierungsstroms ist in der Größenordnung einiger Milliampere.
  • Gemäß der vorliegenden Erfindung besteht der Stabilisierungsschritt in einem Unterwerfen des Widerstands des Zweigs, der bei einem ersten Lesen einen hohen Zustand aufweist (womit er im Prinzip einen kleineren Widerstand anzeigt), einem – im Vergleich zu dem Betriebsstrombereich – hohen Strom. Das bestätigt dann den Zellzustand durch spürbares Verringern des Wertes dieses Widerstands. Natürlich darf der Stabilisierungsstrom nicht an den anderen Widerstand angelegt werden, der dann einer identischen Wertreduktion unterzogen werden würde, welche den erwarteten Bestätigungseffekt aufheben würde.
  • Um auf einen der Widerstände Rg und Rd einen Stabilisierungsstrom einzuprägen, der größer ist als die Betriebsströme dieses Widerstands, wird in der Stabilisierungsphase Anschluss E zum Anlegen einer (hier positiven) Versorgungsgleichspannung Vp benutzt. Diese Versorgungsspannung ist – gemäß der vorliegenden Erfindung – größer als eine Zellbenutzungsspannung Vr in der Lesebetriebsart, das heißt, das dann die hohe Spannung der Flanke an dem Anschluss E angelegt wird. Außerdem werden zwei MOS-Transistoren MN3d und MN3g (in diesem Beispiel mit einem n-Kanal) bereitgestellt, die jeweils mit jedem der Zweige durch Verbinden des Anschlusses Q beziehungsweise NQ mit Masse verbunden sind. Die entsprechenden Gates der Transistoren bilden zwei Stabilisierungssteuerungs-Eingabeanschlüsse W und NW der Zelle. Ein einzelner der Transistoren MN3g und MN3d ist dazu vorgesehen, während des Stabilisierungsschritts eingeschaltet zu werden.
  • Derjenige der Transistoren MN3g und MN3d, der eingeschaltet ist, schließt die zwei anderen Transistoren MN1 und MN2 des betroffenen Zweigs kurz und prägt das Fließen eines Stroms durch den Widerstand Rg oder Rd dieses Zweigs ein. Die Stabilisierungsspannung Vp wird so gewählt, dass der Strom, der dann durch Widerstand Rg oder Rd fließt, größer ist als der Strom, für welchen dieser Widerstand einen Maximalwert aufweist. Dieses Merkmal der vorliegenden Erfindung wird durch die nachfolgende Beschreibung in Bezug auf 2 und 3 deutlicher.
  • Die Transistoren MN2g und MN2d der Zelle müssen in der Stabilisierungsphase ausgeschaltet sein (Eingabe R niedrig). Sie werden benutzt, um die Lesetransistoren MN1g und MN2g zu schützen, indem ihre Source-Anschlüsse in einen Schwebezustand (flogt) gebracht werden. Durch Abklemmen der Transistoren MN1 hindern Transistoren MN2 sie daran, eine hohe Spannung Vp an ihren Anschlüssen zu sehen. Dementsprechend können die Transistoren MN1 und MN2 entsprechend der Lesespannung Vr bemessen werden. Nur die Transistoren MN3g und MN3d benötigen eine Bemessung, um der Spannung Vp standzuhalten und den verhältnismäßig hohen Strom (im Vergleich zu dem Lesebetriebsbereich) zu verkraften, der benutzt wird, um die Zelle zu stabilisieren.
  • 2 zeigt eine Ausführungsform eines polykristallinen Widerstands, der benutzt wird, um Widerstände Rd und Rg der Zelle gemäß der vorliegenden Erfindung zu bilden.
  • So ein Widerstand (der in 2 mit 11 bezeichnet ist) ist aus einer polykristallinen Siliziumbahn gebildet (die auch als Balken, Riegel oder Schiene bezeichnet wird), den man durch Ätzen einer Schicht erhält, die auf einem isolierenden Substrat 12 abgelagert wurde. Das Substrat 12 ist unterschiedslos aus dem Substrat der integrierten Schaltung gebildet oder aus einer isolierenden Schicht, die für den Widerstand 11 ein isolierendes Substrat oder dergleichen bildet. Der Widerstand 11 ist mit seinen beiden Enden mit leitenden Bahnen (beispielsweise Metallbahnen) 13 und 14 verbunden, die dazu vorgesehen sind, den widerstandsbehafteten Balken mit den anderen integrierten Schaltungsteilen zu verbinden. Die vereinfachte Darstellung der 2 befasst sich nicht mit den unterschiedlichen isolierenden und leitenden Schichten, die im Allgemeinen die integrierte Schaltung bilden. Einfach gesagt wurde nur der widerstandsbehaftete Balken 11 dargestellt, der auf das isolierende Substrat 12 gelegt ist und der mittels seiner oberen Oberfläche in Verbindung mit den zwei Metallbahnen 13 und 14 ist. In der Praxis, erhält man die Verbindungen des widerstandsbehafteten Elements 11 mit den anderen integrierten Schaltungsteilen durch breitere Bahnen aus polykristallinem Silizium, die fluchtend mit den Enden des Balkens 11 beginnen. Mit anderen Worten wird das widerstandsbehaftete Element 11 im Allgemeinen dadurch gebildet, dass ein Abschnitt einer Bahn aus polykristallinem Silizium gebildet wird, der schmaler ist als der Rest der Bahn.
  • Der Widerstand R des Elements 11 ist durch folgende Formel gegeben: R = ρ(L/s),wobei ρ den spezifischen Widerstand des Materials (polykristallines Silizium, möglicherweise dotiert) bezeichnet, dass die Bahn bildet, in welche das Element 11 geätzt ist, wobei L die Länge des Elements 11 bezeichnet, und wobei s seinen Querschnitt bezeichnet, das heißt, seine Breite I multipliziert mit seiner Dicke e. Der spezifische Widerstand ρ des Elements 11 hängt unter anderem von der möglichen Dotierung des polykristallinen Siliziums ab, das ihn bildet.
  • Meistens werden die Widerstände nach dem Herstellen einer integrierten Schaltung durch einen Bezug auf einen Begriff eines sogenannten Quadratwiderstands R⎕ bereitgestellt. Dieser Quadratwiderstand ist definiert als spezifischer Widerstand des Materials geteilt durch die Dicke, mit der es abgelagert ist. Ausgehend von der obigen Beziehung, die den Widerstand eines Elements 11 liefert, berechnet sich damit der Widerstand durch folgende Beziehung: R = R⎕·L/I.
  • Der Quotient L/I entspricht dem, was als Zahl der Quadrate bezeichnet wird, die das widerstandsbehaftete Element 11 bilden. Dies stellt – von oben gesehen – die Zahl der Quadrate gegebener technologieabhängiger Abmessung dar, die – Seite an Seite gelegt – das Element 11 bilden.
  • Somit wird der Wert des polykristallinen Elements nach der Herstellung – basierend auf obigen Parametern – festgelegt, wodurch sich sogenannte nominelle spezifische Widerstände und Widerstände ergeben. Allgemein wird die Dicke e des polykristallinen Siliziums durch andere Herstellungsparameter der integrierten Schaltung bestimmt. Beispielsweise ist die Dicke durch die Dicke festgelegt, die für die Gatter der MOS-Transistoren der integrierten Schaltung gewünscht ist.
  • Ein Merkmal der vorliegenden Erfindung besteht darin, in einem Widerstand (Rg oder Rd) aus polykristallinem Silizium, dessen Wert irreversibel verringert werden soll, einen Programmier- oder einen Zwangsstrom zeitweise einzuprägen, der größer ist als ein Strom, für den der Widerstand einen Höchstwert überschreitet, wobei dieser Strom außerhalb des normalen Betriebsstrombe reichs (in Lesebetriebsart) dieses Widerstands ist. Mit anderen Worten wird der spezifische Widerstand des polykristallinen Siliziums in dem Betriebsstrombereich in einer stabilen und irreversiblen Weise verringert durch zeitweises Einprägen des Fließen eines Stroms außerhalb des Betriebsstrombereichs in dem entsprechenden widerstandsbehafteten Element.
  • Ein anderes Merkmal der vorliegenden Erfindung besteht darin, dass der Strom, der zum Verringern des Widerstandswerts benutzt wird, im Gegensatz zu einem Sicherungselement, für das polykristalline Siliziumelement nicht zerstörerisch ist.
  • 3 stellt – anhand eines Kurvennetzes, das den Widerstand eines polykristallinen Siliziumelements der in 2 gezeigten Art entsprechend des da hindurchfließenden Stroms wiedergibt – eine Ausführungsform der vorliegenden Erfindung zum Stabilisieren einer Zelle durch Verringern des Wertes eines ihrer Widerstände dar.
  • Es wird angenommen, dass das polykristalline Silizium, das zur Herstellung des widerstandsbehafteten Elements 11 (Rg oder Rd) verwendet wurde, einen nominellen spezifischen Widerstand aufweist, der dem Element 11 für die gegebenen Abmessungen I, L und e einen Widerstandswert Rnom verleiht. Dieser nominelle (ursprüngliche) Wert des Widerstands entspricht dem Wert, den das Widerstandselement 11 in dem Betriebsstrombereich des Systems annimmt, das heißt, im Allgemeinen für Ströme, die kleiner als 100 μA sind.
  • Gemäß der vorliegenden Erfindung wird, um den Wert des Widerstands zu verringern und in einer irreversiblen und stabilen Weise zu schalten, beispielsweise zu einem Wert R1, der kleiner ist als Rom, ein sogenannter Einpräge- oder Zwangsstrom (beispielsweise I1) an das widerstandsbehaftete Element 11 angelegt, der größer ist als ein Strom Im, für den der Widerstandswert R des Elements 11 maximal, aber nicht unbegrenzt ist. Wie in 3 dargestellt, erhält man einen stabilen Widerstand mit dem Wert R1 in dem Bereich A1 von Betriebsströmen der integrierten Schaltung, nachdem einmal der Strom I1 auf das widerstandsbehaftete Element 11 angewendet wurde. In Wirklichkeit ist die Kurve Snom des Widerstands entsprechend dem Strom stabil für verhältnismäßig niedrige Ströme (kleiner als 100 μA). Diese Kurve beginnt für wesentlich höhere Ströme in der Größenordnung einiger Milliampere – oder sogar mehr (Bereich A2) – anzusteigen. In diesem Strombereich überschreitet die Kurve Snom ein Maximum des Werts Im. Der Widerstand nimmt dann überproportional ab. In 3 wurde ein dritter Bereich A3 von Strömen dargestellt, der dem Bereich entspricht, der im Allgemeinen genutzt wird, um Sicherungen herzustellen. Dies sind Ströme in der Größenordnung einiger zehntel Ampere, wo der Widerstand beginnt plötzlich anzusteigen, um unendlich [groß] zu werden. Entsprechend kann es so gesehen werden, dass die vorliegende Erfindung einen mittleren Bereich A2 von Strömen zwischen einem Betriebsbereich A1 und einem zerstörerischen Bereich A3 nutzt, um den Wert des Widerstands oder – genauer gesagt – des spezifischen Widerstands des polykristallinen Siliziumelements irreversibel zu verringern.
  • Tatsächlich ist, wenn der Höchstwert der Kurve Snom des spezifischen Widerstands entsprechend dem Strom einmal überschritten wurde, der Wert, den der Widerstand in dem Betriebsstrombereich annimmt, kleiner ist als der Wert Rnom. Der neue Wert, beispielsweise R1, hängt von dem höheren Wert des Strom (hier I1) ab, der während der irreversiblen Stromphase angelegt wurde. Es sollte tatsächlich festgehalten werden, dass das irreversible Verringern, das durch die vorliegenden Erfindung durchgeführt wird, in einer speziellen Programmierphase außerhalb der normalen Extrahierbetriebsart (Bereich A1) der integrierten Schaltung auftritt, das heißt, außerhalb des normalen Widerstandsbetriebs.
  • Theoretisch kann, wenn der Wert des polykristallinen Widerstands einmal auf einen niedrigeren Wert verringert wurde (beispielsweise R1 in 3), ein irreversibles Verringern dieses Werts weiterhin durchgeführt werden. Um dies zu erreichen, ist es ausreichend, den maximalen Strom I1 der neuen Form S1 des stromabhängigen Widerstands zu überschreiten. Beispielsweise kann der Wert des Stroms auf einen Wert I2 erhöht werden. Wenn der Strom dann wie der verringert wird, enthält man für diesen Widerstand in seinem normalen Betriebsbereich einen Wert R2. Der Wert von R2 ist kleiner als der Wert R1 und natürlich [kleiner] als der Wert Rnom. In der Anwendung auf eine – wie in 1 dargestellte – differenzielle Zelle zum Extrahieren eines Bit zeigt dies die Irreversibilität [Unumkehrbarkeit] der eingeführten Stabilisierung. Eine zweite Stabilisierungsphase steigert bestenfalls nur das Verringern des Werts des Widerstands im Verhältnis zu seinem nominellen Wert und bestätigt damit nur weiterhin den Zustand der ersten Erkennung.
  • Es ist zu sehen, dass sich alle Kurven des stromabhängigen Widerstands auf der abfallenden Flanke des Widerstandswerts treffen, nachdem sie das Maximum der Kurve überschritten haben. So sind für ein gegebenes Widerstandselement (ρ, L, s) die Ströme I1, I2 usw., die erreicht werden müssen, um zu einem kleineren Widerstandswert zu schalten, unabhängig von dem Wert des Widerstands (Rom, R1, R2), von dem der Abfall verursacht wird.
  • Das, was hiervor als Widerstandwert ausgedrückt wurde, entspricht tatsächlich einem Verringern des spezifischen Widerstands des polykristallinen Siliziums, das das widerstandsbehaftete Element bildet. Die gegenwärtigen Erfinder berücksichtigen, dass die Kristallstruktur des polykristallinen Siliziums in einer stabilen Art verändert wird und dass auf eine Weise wie das Material verflüssigt wird, die sich ergebende finale kristalline Struktur erreicht wird, die von dem erreichten Strom abhängt. Tatsächlich verursacht der Einpräge- oder Zwangsstrom einen Temperaturanstieg des Elements aus Silizium, das eine Verflüssigung desselben verursacht.
  • Natürlich wird sichergestellt werden, dass der Programmierstrombereich A2 (in der Größenordnung einiger Milliampere) nicht überschritten wird, um ein Zerstören des Widerstands aus polykristallinem Silizium zu vermeiden. Diese Vorsichtsmaßnahme wird in der Praxis keine Probleme bereiten, weil die Nutzung von Silizium zur Herstellung einer Sicherung einen wesentlich höhere Ströme erfordert (in der Größenordnung eines zehntel Ampere), welche nicht verfügbar sind, nachdem der Schaltkreis hergestellt ist.
  • Das praktische Herstellen eines Widerstands aus polykristallinem Silizium gemäß der vorliegenden Erfindung unterscheidet sich nicht von dem Herstellen eines herkömmlichen Widerstands. Ausgehend von einem isolierenden Substrat wird eine polykristalline Siliziumschicht abgelagert und geätzt, entsprechend der für den Widerstand gewünschten Abmessungen. Da die Dicke des abgelagerten polykristallinen Siliziums im Allgemeinen durch die Technologie bestimmt wird, sind die zwei Abmessungen, die eingestellt werden können, die Breite und die Länge. Im Allgemeinen, wird auf dem so entstandenen Balken aus polykristallinem Silizium wieder ein Isolator abgelagert. Im Fall einer Leitungsverbindung, wird die Breite I mit Bezug auf die breiteren Zugangsbahnen abgewandelt werden, um besser leitfähig zu sein. In dem Fall eines Zugangs zu den Enden des Balkens von oben, wie in 2 gezeigt, werden in dem daraufliegenden (nicht gezeigten) Isolator des Balkens aus polykristallinem Silizium Durchführungen hergestellt, um die Metallbahnen 13 und 14 zu verbinden.
  • In der Praxis wird, um den höchstmöglichen Widerstandseinstellbereich mit einem minimalen Einpräge- oder Zwangsstrom zu erhalten, eine minimale Dicke und eine minimale Breite für die widerstandsbehafteten Elemente angestrebt. In diesem Fall bestimmt nur die Länge L den nominellen Wert des Widerstands, nachdem die Struktur aus polykristallinem Silizium festgelegt wurde. Die mögliche Dotierung des polykristallinen Siliziums, welcher Art sie auch immer ist, behindert nicht die Realisierung der vorliegenden Erfindung. Der einzige Unterschied, der mit der Dotierung verbunden ist, besteht in dem nominellen spezifischen Widerstand vor dem Einprägevorgang und den spezifischen Widerständen, die sich für gegebene Einpräge- oder Zwangsströme ergeben. Mit anderen Worten legt dies für ein Element mit gegebenen Abmessungen den Beginnpunkt des Widerstandswerts fest und entsprechend die Widerstandswerte, die sich für gegebene Einpräge- oder Zwangsströme ergeben.
  • Um in der Lage zu sein, die richtigen Werte anzuwenden, werden die unterschiedlichen für eine Umschaltung von den unterschiedlichen Widerstandswerten zu niedrigeren Werte anzuwendenden Ströme vorbestimmt, beispielsweise durch Messungen. Beispielsweise wird ein Testwiderstand verwendet, der einer stufenweisen Stromerhöhung unterworfen wird, wobei nach jeder Erhöhung auf den Betriebsstrombereich zurückgekehrt wird, um den entstandenen Widerstandswert zu messen. Die gemessenen Werte folgen dann der Kurve Snom. Entsprechend können die Ströme (I1, I2, 3) und die zugehörigen Widerstände (R1, R2) bestimmt werden. Die Differenz zwischen den Werten der so gewonnenen Tabelle hängt von der gewählten Schrittweite für die stufenweise Erhöhung des Einpräge- oder Zwangsstroms ab. Diese Vorherbestimmung berücksichtigt natürlich die Beschaffenheit des verwendeten polykristallinen Siliziums, wie auch vorzugsweise die des Quadratwiderstands; das heißt, den spezifischen Widerstand des Materials und die Dicke, in der es abgelagert ist. Da die in 3 dargestellten Kurven auch als Kurven des Quadratwiderstands gelesen werden können, können die berechneten Werte nämlich auf die unterschiedlichen Widerstände einer integrierten Schaltung übertragen werden, die durch die Breiten und die Längen der widerstandsbehafteten Abschnitte bestimmt sind. Der Wert des auf das widerstandsbehaftete Widerstandselement anzuwendenden Einpräge- oder Zwangsstroms, um seinen Wert in einer irreversiblen und stabilen Weise zu verringern, kann dann vorherbestimmt werden. Diese Festlegung ermöglicht eine Einstellung der Spannung Vp, die in der Stabilisierungsphase verwendet wird. Es sollte festgehalten werden, dass aufgrund des erwünschten Effekts (beträchtliches Verringern des Wertes eines der zwei angepassten Widerstände), die Genauigkeit des Einpräge- oder Zwangsstroms nicht kritisch ist, solange er größer ist als der maximale Strom Im des Widerstands. Vorzugsweise wird ein großzügiger Sicherheitsabstand vorgesehen, um bei Schwankungen der Spannung Vp oder anderen Schaltkreistoleranzen das Entstehen der Wertreduktion zu vermeiden. Beispielsweise wird der Schaltkreis entsprechend einem Stabilisierungsstrom parametrisiert, der einen Widerstandswert bereitstellt, welcher kleiner als die Hälfte des nominellen Wertes ist.
  • Die Kurvenänderung, das heißt, das Verringern des Widerstandswertes im normalen Betriebs, tritt fast sofort ein, sobald der entsprechende Einpräge- oder Zwangsstrom angewendet wird. Mit "fast sofort" ist eine Dauer von einigen zehn oder sogar einigen hundert Mikrosekunden, welche ausreichend sind, um den entsprechenden Einpräge- oder Zwangsstrom auf den polykristallinen Balken anzuwenden und den Wert seines Widerstands zu verringern. Dieser empirische Wert hängt von der (physikalischen) Größe des Balkens ab. Zur Sicherheit kann eine Dauer von ein paar Millisekunden gewählt werden. Außerdem kann daran gedacht werden, dass, sobald die minimale Dauer erreicht ist, zumindest in erster Näherung, keine zusätzliche Dauer der Anwendung des Einpräge- oder Zwangsstroms den entstandenen Widerstand ändert. Darüber hinaus wird berücksichtigt, dass, selbst wenn der Einfluss einer Dauer der Anwendung des Einpräge- oder Zwangsstroms bei den vorbestimmten Messungen nicht vernachlässigt werden kann, die bevorzugte Ausführungsform (welche Werte des Einprägestroms hinsichtlich Dauer und Intensität vorbestimmt) vollkommen verträglich mit der Berücksichtigung der Dauer der Anwendung des Einpräge- oder Zwangsbedingung ist.
  • Als ein spezifisches Ausführungsbeispiel, wurde ein n+-dotierter polykristalliner Widerstand mit einem Querschnitt von 0,225 Quadratmikrometer (I = 0,9 μm, e = 0,25 μm) und einer Länge L von 45 Mikrometer gebildet. Mit dem benutzten polykristallinen Silizium und der entsprechenden Dotierung betrug der nominelle Widerstand ungefähr 6.300 Ohm. Das entspricht einem Widerstand pro Quadrat von ungefähr 126 Ohm (50 Quadraten). Durch Anwendung eines Stroms auf diesen Widerstand von mehr als drei Milliampere wurde ein Verringern seines Wertes herbeigeführt, das für einen Betrieb bei Strömen, die 500 Mikroampere erreichen, gleich bleibt. Mit einem Strom von 3,1 Milliampere wurde der Strom auf ungefähr 4.500 Ohm abgesenkt. Mittels Anwendung eines Stroms von 4 Milliampere auf den Widerstand wurde der Wert des Widerstands auf ungefähr 3.000 Ohm abgesenkt. Die beobachteten Widerstandswerte sind dieselben gewesen für Dauern der Einpräge- oder Zwangsbedingung von 100 Mikrosekunden bis mehr als 100 Sekunden.
  • Natürlich betreffen obige Beispiele – wie auch die angegebenen Größenordnungen von Strömen und Widerständen für die unterschiedlichen Bereiche – gegenwärtige Technologien. Die Ströme der Bereiche A1, A2 und A3 können für fortschrittlichere Technologien anders (kleiner) sein und können auf heutige Stromdichten übertragen werden. Das Prinzip der vorliegenden Erfindung wird dadurch nicht abgewandelt. Es gibt noch drei Bereiche, und der mittlere Bereich wird benutzt, um das Verringern des spezifischen Widerstands zu erzwingen.
  • Ein Vorteil der vorliegenden Erfindung besteht darin, dass sie mit herkömmlichen Herstellungstechnologien für MOS-Transistoren verträglich ist.
  • Ein anderer Vorteil der vorliegenden Erfindung besteht darin, dass der in die Widerstände eingebaute Wert nicht empfindlich ist für ultraviolette Strahlung.
  • Ein anderer Vorteil der vorliegenden Erfindung besteht darin, dass der in dem Speicherelement gespeicherte Code nicht optisch erfassbar ist, im Gegensatz zu einem Widerstand aus polykristallinem Silizium, der als Sicherung benutzt werden würde, wo die physikalische Beschädigung auf dem Siliziumbalken die Programmierung sichtbar macht.
  • Ein anderer Vorteil der vorliegenden Erfindung besteht darin, dass die irreversible Modifikation des Wertes des programmierten Widerstands nicht zerstörerisch ist und somit ein Zerstören anderer Schaltungsteile nicht riskiert wird. Dies ermöglicht es insbesondere, nach der Herstellung – und sogar während seiner Lebensdauer in seinem Anwendungsschaltkreis – ein Verringern in dem Widerstandswert bereitzustellen.
  • 4 zeigt das elektrische Diagramm einer Ausführungsform eines integrierten Speicherschaltkreises, der verschiedene Zellen 1 der in 1 gezeigten Art verbindet, um ein binäres Wort oder einen Code über mehrere Bit zu extrahieren.
  • In diesem Beispiel umfasst der Schaltkreis einen einzelnen Eingabeanschluss 2 zum Anlegen, entsprechend der Betriebsphase, einer Spannung Vp oder einer Leseflanke beim Pegel Vr. Der Schaltkreis stellt einen binären Code B1, B2, ... Bi-1, Bn-1, ..., Bn-1, Bn über eine vorbestimmte Anzahl von n Bit bereit. Jedes Bit Bi wird durch eine Ausgabe (beispielsweise Q) einer Zelle Ci bereitgestellt (i reicht von 1 bis n). In dem Beispiel der 4 sind die unterschiedlichen Q-Ausgaben der Flipflops einzeln mit der Eingabe eines Registers 3 zum Speichern des entstandenen binären Codes verbunden. Die Verbindungs- und Strukturdetails des Registers 3 wurden nicht gezeigt und sind keine Aufgabe der vorliegenden Erfindung. Sobald der binäre Code in dem Register enthalten ist, hängt seine Verwendung von der Anwendung ab, und seine Realisierung liegt im Rahmen der Fähigkeiten des Fachmanns.
  • Der Schaltkreis der 4 umfasst eine zentrale Einheit 4 (CU), die allen Zellen 1 gemeinsam ist. Die Einheit 4 hat insbesondere die Funktion, alle Zellen in einen Lese- oder in einen Stabilisierungsbetrieb zu versetzen. Beispielsweise steuert Einheit 4 einen Auswähler K der Verbindung von Anschluss 2 zwischen einem Anschluss 6 der Anwendung von Gleichspannung Vp und einem Anschluss 5, auf dem in der Lesebetriebsart ein digitales Signal (Flanke mit der Amplitude Vr) zum Auslösen des Extrahierens des Codes angewendet wird. Beispielsweise verbindet ein Schalter P (beispielsweise ein MOS-Transistor) einen Anschluss 5 mit einem Anschluss zum Anlegen der Spannung Vr.
  • Einheit 4 erzeugt auch ein Steuersignal für die Anschlüsse R der Zellen Ci, um die Zellen in eine Lese- oder Stabilisierungskonfiguration zu versetzen, wie auch als ein Signal zum Steuern des Schalters P. In dem gezeigten Beispiel, in dem das Lesen parallel ausgeführt wird, sind alle Anschlüsse R der Zellen Ci miteinander mit dem entsprechenden Anschluss der Einheit 4 verbunden. Alternativ können die Zellen Ci in einer Lesebetriebsart einzeln (beispielsweise zyklisch) adressiert werden, und zwar für ein serielles Extrahieren der unterschiedlichen Bit. Es sollte dann sichergestellt werden, dass das Ext rahiersignal für die Zeit, die zum Extrahieren aller Bit notwendig ist, auf hohem Niveau gehalten wird (wobei der Schalter P eingeschaltet ist).
  • Um eine Stabilisierung oder Bestätigung einer Zelle zu ermöglichen, ist es notwendig, ihren Inhalt ein erstes Mal aus ihr zu extrahieren und die Leitung der Transistoren MN3g oder MN3d entsprechend zu steuern. Zu diesem Zweck ist in der Stabilisierungsphase jede Zelle Ci einem logischen Lese- und Auswertungsschaltkreis 7 (LOGi) zugeordnet.
  • Jeder Schaltkreis 7 umfasst zwei Erkennungseingänge, die jeweils mit den Anschlüssen Q und NQ der Zelle verbunden sind, wobei zwei Steuerausgänge jeweils mit den Steueranschlüssen W und NW der Transistoren MN3d und MN3g der Zelle verbunden sind, und einen Eingabesteueranschluss, der dazu vorgesehen ist, ein Signal zum Steuern (Aktivieren/Deaktivieren) der Einheit 4 zu empfangen. Zur Vereinfachung werden die Eingangs-/Ausgangsanschlüsse des Schaltkreises 7, die mit der Zelle 1 verbunden sind, mit den Bezugszeichen der Anschlüsse dieser Zelle bezeichnet. Vorzugsweise wird die Stabilisierung aller Zellen parallel ausgeführt, wobei jede einzelne mit ihrer Logikschaltung 7 verbunden ist.
  • Wenn der Code stabilisiert werden muss, – beispielsweise bei einer ersten Nutzung des Schaltkreises oder in einer Testphase nach der Herstellung – beginnt ein Steuerungssignal STAB/USE, das durch Einheit 4 empfangen wurde, eine Stabilisierungsphase.
  • Einheit 4 beginnt ein Extrahieren aller Bit zu veranlassen. Um dies zu erreichen, versetzt sie den Auswähler K in einen Zustand, in dem er Anschluss 5 auswählt, die Transistoren MN2 einschaltet und die Schaltkreise LOGi aktiviert; dann veranlasst er ein Umschalten des am Anschluss 5 angelegten Signals auf den hohen Zustand. Zu diesem Zweck schaltet Einheit 4 Schalter P ein, damit an den Anschlüssen E der Zellen eine positive Flanke auftritt. Die Zeit, während der Schalter P eingeschaltet ist. entspricht der Dauer eines normalen Extrahierens. In jeder Zelle erscheint ein Zustand 0 oder 1 auf ihrem Q-Ausgang. Vorzugsweise haben alle Zellen Widerstandspaare Rg und Rd mit denselben Werten.
  • Die Stabilisierung wird in Bezug auf eine Zelle beschrieben, und zwar in dem Bewusstsein, dass sie für die anderen Zellen ähnlich durchgeführt wird.
  • Zu Beginn sind die Ausgänge W und NW der Schaltkreise LOGT untätig (niedrig), so dass beide Transistoren MN3 ausgeschaltet sind. Sobald wie Schaltkreis LOGi einen Zustand 1 auf einem seiner Eingänge Q beziehungsweise NQ erkennt, schaltet er seinen Ausgang W beziehungsweise NW in den hohen Zustand, um Transistor MN3d beziehungsweise MN3g einzuschalten und verriegelt seinen Leitungszustand wie auch einen niedrigen Zustand auf seinem anderen Ausgang NW beziehungsweise W. Dieses Verriegeln des niedrigen Zustands ermöglicht, die Steuerung durch Schaltkreis LOGi sogar dann einzufrieren, wenn das Einschalten eines der Transistoren MN3 den Zustand der Zellausgänge umkehrt. Alternativ kann er dazu ausgebildet sein, die Erkennung der Zustände auf den Q- und NQ-Eingängen zu deaktivieren, sobald wie darauf ein hoher Zustand erkannt wurde.
  • Gemäß einer ersten Ausführungsform entsprechend der gezeigten Ausführungsform beginnt Einheit 4 nach einer vorbestimmten Zeit, die (mit einem Sicherheitsabstand) länger gewählt wird als die maximal mögliche Verriegelungsdauer der verschiedenen Schaltkreise LOGi (welche somit von der maximalen Zeitkonstante der verschiedenen Pfade der Zelle abhängt, insbesondere, wenn unterschiedliche Zellen unterschiedliche nominelle Werte von Widerstandspaaren aufweisen), mit dem Ausschalten des Transistors MN2 (niedriger Zustand auf allen Eingängen R), gefolgt von dem Umschalten des Auswählers K auf Anschluss 6. Dies führt zu einem Fließen eines Stabilisierungsstroms (in der Größenordnung einiger Milliampere) in einem der Widerstände jeder Zelle (jener, die der kürzesten erkannten Zeitkonstante entspricht). Dieser Strom wird mit einem vorbestimmten Wert – entsprechend den nominellen Eigenschaften der Widerstände der Zellen 1 – wie in Bezug auf 3 erörtert – aufrechterhalten, beispielsweise für eine Dauer von einigen Millisekunden. Dies verursacht in jeder Zelle ein irreversibles und gleichbleibendes Verringern in dem Wert des Widerstands, der mit der kürzesten Zeitkonstante verbunden ist, womit der Zellzustand bestätigt wird.
  • Dann deaktiviert Einheit 4 die Stabilisierungsphase durch Zurückschalten des Auswählers K auf Anschluss 5 (ohne jedoch ein neues Extrahieren durch das Einschalten des Schalters P auszulösen) und durch Deaktivieren der Logikschaltungen LOGi. Einheit 4 kann auch das Steuerungssignal der Eingänge R auf einen hohen Zustand schalten. Alternativ wird dieses Signal für jede Extrahierphase in den hohen Zustand versetzt, wodurch der Leistungsverbrauch außerhalb von Extrahierphasen minimiert wird.
  • Der Zustand von jeder Zelle ist somit nun stabilisiert (bestätigt), ohne dass dies überhaupt erkennbar ist. Tatsächlich haben die Widerstände Rd und Rg für jede Zelle noch dieselben Abmessungen.
  • Entsprechend einer alternativen Ausführungsform, ist jeder Logikschaltkreis LOGi mit einem Auswähler zwischen den Pegeln Vp und Vr verbunden und umfasst entsprechend eine Steuerungslogik. In diesem Fall müssen nicht alle Zellen zur selben Zeit auf Ebene Vp schalten.
  • Im Prinzip wird der Stabilisierungsschritt nur einmal ausgeführt. Jedoch würde es nicht stören, wenn er wiederholt werden würde. Das würde nur denselben Zustand bestätigen.
  • Ein Vorteil der vorliegenden Erfindung besteht darin, dass keine besonderen Vorkehrungen getroffen werden müssen, um die elektrischen Pfade zu unterscheiden, die den Code speichern. Im Gegenteil, die Widerstände werden identisch hergestellt, was die Codeverheimlichung weiter verbessert.
  • Ein anderer Vorteil der vorliegenden Erfindung besteht darin, dass der so gespeicherte Code nicht einmal bei Leistungsanalysen die Gefahr beinhaltet aufgedeckt zu werden. Tatsächlich bleibt der Leistungsverbrauch einer Zelle in der Lesebetriebsart unverändert, unabhängig davon, von welchem der Widerstände Rd und Rg der Wert abgesenkt wurde.
  • Andere Ausführungsformen, die auf eine Bestätigung von Widerstandsdifferenzen in einer differentiellen Struktur angewendet werden, die durch eine Strom- oder Spannungsmessung gelesen wurden, werden im Folgenden beschrieben. Diese Ausführungsformen nutzen die Vorteile, die in Bezug auf die obige Beschreibung der Ausführungsform, welche Zeit nutzt, dargestellt wurden, insbesondere solche, die mit der Nutzung der Widerstände aus polykristallinem Silizium verbunden sind, die durch irreversibles Verringern ihrer Werte programmierbar sind.
  • 5 zeigt eine Spalte von Speicherzellen C1, ... Ci, ... Cn gemäß einer Ausführungsform. Diese Zeichnung stellt die Möglichkeit dar, Zellen mit Programmierwiderständen, die spezifisch für die vorliegende Erfindung sind, in einem matrixartigen Netz zu verbinden. Zur Vereinfachung zeigt 5 nur eine einzelne Spalte. Es sollte jedoch festgehalten werden, dass mehrere parallele Spalten vorgesehen werden können.
  • Jede Speicherzelle Ci der Spalte wird von zwei parallelen Zweigen gebildet, von denen jeder zwischen einem Anschluss E zum Anlegen des Aktivierungssignals und einem entsprechenden Anschlusses Q oder NQ, der dazu vorgesehen ist, durch ein differentielles Leseelement 15 gelesen zu werden, einen programmierbaren Widerstand RP1i beziehungsweise RP2i und einen Schalter (hier ein n-Kanal-MOS-Transistor) MNS1i beziehungsweise MNS2i zur Auswahl der Spaltenzelle umfasst. Die Anschlüsse Q und NQ, die den Eingangsanschlüssen des differentiellen Verstärkers 15 oder dem Ausgang der Zellanordnung entsprechen, sind jeweils über Bestätigungstransistoren MNP1 und MNP2, die in der Stabilisierungsphase genutzt werden, mit Masse GND verbunden.
  • Die verschiedenen Speicherzellen Ci sind somit zwischen Anschluss E und Anschlüssen Q und NQ parallel geschaltet. In dem gezeigten Beispiel ist An schluss E mit den entsprechenden Lese- und Stabilisierungsversorgungsspannungen Vr und Vp über einen Schalter K verbunden, der durch eine (nicht gezeigte) Steuerungsschaltung entsprechend dem Betriebsbereich gesteuert wird.
  • In dem gezeigten Beispiel empfangen die Transistoren MNP1 und MNP2 entsprechende Signale W und NW von dem Steuerungsschaltkreis. Alternativ – und wie hiernach in Bezug auf einige Ausführungsformen von differentiellen Verstärkern gezeigt wird – können die Signale W und NW ein und dasselbe Stabilisierungssteuerungssignal sein.
  • In dem Schaltkreis der 5 werden die Selektionstransistoren MNS1i und MNS2i von jeder Zelle durch entsprechende Wortreihen-Auswahlsignale WLi gemeinsam gesteuert. Dieser Wortreihenbegriff wird benutzt durch Bezug auf die üblichen Bezeichnungen der Reihen und Spalten in einer Speicherebene. Alternativ können die Signale zum Auswählen von Reihen WLi in zwei getrennte Signale zur Auswahl eines Zweigs im Verhältnis zu dem anderen aufgeteilt werden, insbesondere dann, wenn dies für die Stabilisierung erforderlich ist, während ein einzelnes Steuerungssignal für die Transistoren MNP1 und MNP2 gleichzeitig benutzt wird.
  • Aus der vorhergehenden Erörterung ist ersichtlich, dass jede Zelle – parallel zwischen zwei Anschlüssen zum Anlegen einer Versorgungsspannung – zwei Zweige umfasst, von denen jeder einen Widerstand aus polykristallinem Silizium umfasst und wenigstens einen Leseschalter (MNS), der jeden Widerstand mit einem Ausgangsanschluss verbindet.
  • Verschiedene Beispiele der Realisierung von differentiellen Leseelementen 15 werden im Folgenden in Bezug auf 6 und 7 beschrieben. Die Lese- oder Selektionstransistoren wurden darin weggelassen, aufgrund des nur einfachen Vorkommens des Leseelements für eine einzelne Spalte von Zellen, wie in 5 dargestellt.
  • Die Transistoren MNP1 und MNP2 wurden gezeigt, um die Verbindung mit 5 besser darzustellen. Es sollte jedoch festgehalten werden, dass die Transistoren nicht wirklich zu den differentiellen Leseelementen gehören.
  • 6 zeigt ein erstes Beispiel eines differentiellen Leseverstärkers 15, der eine Stromdifferenz zwischen den zwei Zweigen einer Zelle erkennt.
  • Die Zeichnung der 6 basiert auf der Verwendung von zwei Gegenwirkleitwert-Verstärkern [transconductance amplifiers], von denen jeder wenigstens zwei parallele Stromspiegelzweige umfasst. In dem gezeigten Beispiel sind drei parallele Zweige für jeden der Ausgabezweige (Q und NQ) der Speicherzelle vorhanden.
  • Beispielsweise umfasst jeder Zweig auf der Seite des Anschlusses Q (willkürlich auf der Seite des – in der Orientierung der Zeichnung – linken Zweigs) einen Transistor 41G, 42G beziehungsweise 43G (beispielsweise n-Kanal-MOS-Transistoren), die zu Stromspiegeln zusammengesetzt sind. Der Transistor 41G verbindet Anschluss Q mit Masse und ist mit einer Diode zusammengesetzt, wobei sein Gate und sein Drain miteinander verbunden sind. Der Transistor 42G des zweiten Zweigs ist mittels seiner Source mit dem Anschluss M und mittels seines Drain mit dem Drain eines p-Kanal-MOS-Transistor 44G verbunden, dessen Source mit Leitung 21' zur Versorgung der Lesespannung Vr verbunden ist. Auf der Seite des dritten Zweigs ist Transistor 43G über einen p-Kanal-MOS-Transistor 45G mit Versorgungsleitung Vr verbunden, wobei die Source des Transistors 43G auf Masse gelegt ist.
  • Dieselbe Struktur wird auf der rechten Seite der Zeichnung für die Verbindung von Anschluss NQ wiederholt. Der Transistor 41D des ersten Zweigs ist auch mit einer Diode zusammengesetzt. Das Gate des Transistors 44D des zweiten Zweigs ist mit dem Gate des Transistors 44G verbunden, auf welchem es als ein Stromspiegel zusammengesetzt ist, wobei der Transistor 44G mit einer Diode zusammengesetzt ist, wobei sein Gate mit seinem Drain verbunden ist. Auf der Seite des dritten Zweigs ist Transistor 45D mit einer Diode zusam mengesetzt, wobei sein Gate mit seinem Drain verbunden ist und sein Gate mit dem Gate des Transistors 45G des linken Zweigs verbunden ist.
  • Die differentielle Messung wird mittels eines Operationsverstärkers 46 ausgeführt, wobei die jeweiligen invertierenden und nicht-invertierenden Eingänge welche mit den Punkten 47 und 48 der Verbindungen des Transistors 45G, 43G des dritten linken Zweigs und 44D und 42D des rechten Zweigs verbunden sind. Außerdem verbindet ein Messwiderstand R die Eingangsanschlüsse des Verstärkers 46. Die Ausgabe OUT des Verstärkers 46 liefert den Zustand der gelesenen Zelle.
  • Ein Vorteil der Ausführungsform der 6 besteht darin, dass sie ermöglicht, mögliche Asymmetrien der Strukturen der MOS-Selektionstransistoren zu beseitigen, und genauer gesagt, Asymmetrien zwischen den Kapazitäten, die in dem Schaltkreis vorhanden sind. Es ist daher ein reiner widerstandsmessender Verstärker.
  • Es sollte festgehalten werden, dass, wie für die Versorgung des Verstärkers 46 der 6, nur die Lesespannung Vr die Stromspiegel versorgt:
  • 7 zeigt ein anderes Beispiel eines differentiellen Leseverstärkers, der auf die Speicherzellen der 5 anwendbar ist. Das Lesen wird hier mittels Spannungen durchgeführt. Der Verstärker ist aus zwei MOS-Transistoren gebildet (hier mit n-Kanälen 51G und 51D) beziehungsweise Verbindungsanschlüssen Q und NQ mit Masse M, wobei einer der Transistoren (beispielsweise 51G) mit einer Diode zusammengesetzt ist und die Gates der Transistoren 51G und 51D miteinander verbunden sind. Es ist somit ein Stromspiegel, der die Spannungen in der Lesebetriebsart zwischen den Anschlüssen Q und NQ ausgleicht. Der Stromspiegel verstärkt das Verschieben, wobei der linke Zweig den Strom für den anderen Zweig einstellt. Entsprechend fließt, wenn der Widerstand des linken Zweigs Q der ausgewählten Zelle kleiner ist als der rechte Widerstand dieser Zelle, ein stärkerer Strom durch diesen linken Zweig. Da der Spiegeltransistor des anderen Zweigs denselben Strom hervor ruft, ergibt sich die Tatsache für diesen Widerstand stärker zu sein daraus, dass der Spannungslesepunkt A auf eine niedrige Spannung (bezüglich Masse unter Vernachlässigung der Serienwiderstände der eingeschalteten Transistoren) abfällt. Punkt A ist mit dem Gate eines MOS-Lesetransistors 52 verbunden, der in Serie mit einer Konstantstromquelle 53 zwischen Anschluss 21' zum Anlegen der Lesespannung Vr und Masse M verbunden ist. Der Verbindungspunkt zwischen dem Transistor 52 und dem Anschluss 53 kreuzt gegebenenfalls einen Inverter 54, wobei der Ausgangsanschluss den Zustand der ausgewählten Zelle liefert. Wenn Punkt A eine Spannung nahe Masse aufweist, ist Transistor 52 ausgeschaltet. In dem umgekehrten Fall ist dieser Transistor eingeschaltet. Ein Schalten des Ausgangs OUT des differentiellen Leseverstärkers wird somit in effektiver Weise erreicht.
  • Entsprechend einer alternativen Ausführungsform ist der Lesepunkt (Gate des Transistors 52) mit Leitung Q verbunden, vorausgesetzt, dass der Transistor 51D der Leitung der mit einer Diode zusammengesetzte Transistor ist.
  • Wie für den Aufbau der 6 wird, wenn eine Stabilisierung einer Speicherzelle auszuführen gewünscht wird, die Zelle mittels seines Signals WLi (5) ausgewählt und der Transistor MNP1 oder MNP2 desjenigen Zweigs eingeschaltet, bei dem der Wert seines Widerstands aus polykristallinem Silizium verringert werden soll (Signale Pg1 und Pg2).
  • 8 zeigt eine andere Ausführungsform einer Extrahierzelle entsprechend der vorliegenden Erfindung. Diese Zelle basiert auf der Nutzung eines Hysterese-Vergleichers oder -Verstärkers 61 (im Allgemeinen als Schmitt-Trigger bezeichnet), der gleichzeitig ein differentielles Leseelement bildet.
  • Wie für die anderen Ausführungsformen umfasst die Zelle zwei parallele Zweige, von denen jeder in Serie zwischen Anschlüssen E und M zum Anlegen einer Versorgungsspannung, ein widerstandsbehaftetes Element RP1, RP2 und wenigstens einen Schalter umfasst, der einen Bestätigungstransistor MNP1, MNP2 bildet. In dem Beispiel der 8 umfasst jeder Zweig für sein Lesen auch einen p-Kanal-MOS-Transistor 62G, 62D, der Anschluss E mit einem ersten Anschluss des widerstandsbehafteten Elements RP1 beziehungsweise RP2 verbindet und einen n-Kanal-MOS-Transistor 63G beziehungsweise 63D, der den anderen Anschluss des widerstandsbehafteten Elements RP1, RP2 mit Masse verbindet. Die jeweiligen Gates der Transistoren 63G und 63D sind mit dem Drain des entgegengesetzten Transistors verbunden, das heißt, mit den jeweiligen Drains der Programmiertransistoren MNP1 und MNP2.
  • Jedes der widerstandsbehafteten Elemente RP1 und RP2 ist aus zwei Widerständen in Serie RP11, RP12 und RP21, RP22 gebildet, wobei deren jeweiligen Verbindungspunkte mit den nicht invertierenden und invertierenden Eingängen des Schmitt-Triggers 61 verbunden sind. Die jeweiligen Ausgänge des Schmitt-Triggers sind mit den Gates der Transistoren 62G und 62D verbunden.
  • Der positive Anschluss E ist mit den Spannungen Vp und Vr mittels eines Schalterschaltkreises K verbunden. Hier wurde ein alternativer Schalterschaltkreis in Gestalt zweier Schalter K1 und K2 dargestellt, die jeweils die Anschlüsse 21' und 21'' zur Anwendung der Spannungen Vr und Vp mit Anschluss E verbinden. Natürlich sind die Schalter K1 und K2 nicht gleichzeitig eingeschaltet.
  • In der Lesebetriebsart schaltet der Schmitt-Trigger 61 die zwei Transistoren 62G und 62D ein, sobald die Zelle mit Spannung Vr versorgt ist. Der Flipflop-Aufbau im unteren Teil [Bottom] der Zelle (Transistoren 63G und 63D) erkennt das Ungleichgewicht zwischen den Widerständen RP1 und RP2. Der Trigger 61 liest dieses Ungleichgewicht und schaltet den Transistor 62G oder 62D des Zweigs aus, der den höchsten Widerstandswert RP1 oder RP2 hat.
  • Ein Vorteil der Speicherzelle der 8 ist, dass kein Strom durch die Zelle fließt, sobald das Lesen ausgeführt worden ist.
  • Ein anderer Vorteil des Vorhandenseins des Triggers 61 besteht darin, dass er eine Erkennung eines kleinen Ungleichgewichts ermöglicht, ohne auf Flipflop 63G, 63D zu warten, um einen der Transistoren 63G oder 63D vollständig auszuschalten.
  • In dem gezeigten Beispiel werden die jeweiligen direkten und inversen Ausgänge Q und NQ der Zelle durch die Gates der Transistoren 63D und 63G gebildet. Alternativ – und wie mit punktierten Linien in 8 dargestellt – können die Gates der Transistoren 62G und 62D (die Ausgänge der Schmitt-Trigger) auch als Zellausgänge benutzt werden.
  • Um den ursprünglichen (Herstellungs-)zustand der Zelle zu bestätigen, sind die Signale Pg1 und Pg2 vertauscht. Die Transistoren MNP1 und MNP2 sind gleichzeitig eingeschaltet. Das Programmieren oder die Stabilisierung bestätigt dann den ursprünglichen Zustand durch Verringern des Werts des Widerstands RP1 oder RP2, der – in dem Zustand nach der Herstellung – schon einen geringfügig kleineren Wert aufweist.
  • Es sollte festgehalten werden, dass die Ausführungsform der 8 mit der Benutzung einer einzelnen Versorgungsspannung verträglich ist, wobei die Spannung dann auf einen Pegel der Stabilisierungs- oder Programmierspannung Vp eingestellt wird. Tatsächlich besteht in der Lesebetriebsart, sobald der Zustand durch den Schmitt-Trigger bestätigt ist, keine Gefahr der Programmierung der Widerstände, da es [dann] keinen Strom mehr gibt. Um dies zu erreichen, muss sichergestellt werden, dass der Lesestrom nicht lange genug andauert, um eine Programmierung zu verursachen. Mit anderen Worten muss die Dauer der Anwendung der Zellversorgungsspannung so gewählt werden, dass die ausreichend kurz ist, um mit der Nutzung einer einzelnen Versorgungsspannung verträglich zu sein.
  • In dem Fall, in dem beide Spannungen benutzt werden, wird der Schmitt-Trigger 61 mit Spannung Vr versorgt.
  • 9 stellt ein Realisierungsbeispiel des Schmitt-Triggers 61 der 8 dar. Der Trigger umfasst zwei symmetrische Strukturen, die zwischen einer Stromquelle 64 und Masse parallel angeordnet sind, wobei die Stromquelle 64 durch Spannung Vp oder Vr (Anschluss 21) versorgt wird. Jede Struktur umfasst zwischen Ausgangsanschluss 65 der Quelle 64 und der Masse einen p-Kanal-MOS-Transistor 66D oder 66G, wobei die jeweiligen Gates, die die invertierenden und nicht-invertierenden Eingänge – und + bilden und die entsprechenden Drains, die die Ausgangsanschlüsse festlegen, die mit den Gates der Transistoren 62G und 62D verbunden sind. Jeder der Anschlüsse 62G und 62D ist über eine Reihenschaltung zweier n-Kanal-MOS-Transistoren 67G, 68G und 67D, 68D mit Masse M verbunden. Die Transistoren 67G und 67D sind mit einer Diode zusammengebaut; ihre jeweiligen Gates und Drains sind verbunden. Die jeweiligen Gates der Transistoren 68G und 68D sind mit den Drains der Transistoren 67D und 67G des entgegengesetzten Zweigs verbunden. Ein n-Kanal-MOS-Transistor 69G beziehungsweise 69D ist als ein Stromspiegel mit den Transistoren 67G und 67D zusammengebaut. Diese Transistoren werden zwischen den Anschlüssen 62D beziehungsweise 62G über zwei n-Kanal-MOS-Transistoren 70G und 70D mit Masse M verbunden, um die Hysterese während des Lesens zu gewährleisten. Die Gates der Transistoren 70G und 70D empfangen ein Steuerungssignal CT, das nur während des Lesens und Ausschaltens der Transistoren 70G und 70D aktiv ist, um einen Leistungsverbrauch in dem Verstärker nach einem Lesen zu vermeiden.
  • Der Betrieb eines Schmitt-Triggers 61, wie er in 9 dargestellt ist, ist vollständig bekannt. Sobald ein Ungleichgewicht zwischen den Spannungspegeln eines der – und + -Eingänge (Gates der Transistoren 66D und 66G) erscheint, ist dieses Ungleichgewicht – aufgrund der überkreuzten Stromspiegelstruktur des unteren Teils des Aufbaus – verriegelt.
  • 10 zeigt eine dritte Ausführungsform einer Zelle gemäß der vorliegenden Erfindung.
  • Die aktuelle Zelle C umfasst zwei parallele Zweige, von denen jeder aus einem p-Kanal-MOS-Transistor 81G, 81D, aus einem Programmierwiderstand RP1, RP2 und aus einem n-Kanal-MOS-Transistor 82G, 82D zwischen einem Anschluss 83 und Masse M gebildet ist, wobei der Anschluss 83 verbunden ist, um die Versorgungsspannung Vr (Anschluss 21') über p-Kanal-MOS-Transistor 84 zu lesen. Der Transistor 84 ist dazu vorgesehen, durch ein Signal COM zur Versorgung der Struktur während eines Lesevorgangs gesteuert zu werden. Im ausgeschalteten Zustand wird in den zuvor beschriebenen parallelen Zweigen kein Verbrauch erzeugt. Das Signal COM wird auch zu den Gates der zwei n-Kanal-MOS-Transistoren 85G, 85D gesendet, die zwischen den jeweiligen Gates der Transistoren 81G und 81D und der Masse verbunden sind. Die Gates der Transistoren 81G und 82G sind mit dem Drain des Transistors 82D verbunden, während die Gates der Transistoren 81D und 82D mit dem Drain des Transistors 82G verbunden sind, um den Lesezustand zu stabilisieren.
  • Die Anschlüsse 24, 26 der Widerstände RP1 und RP2, die den Transistoren 82 gegenüberliegenden, sind jeweils über p-Kanal-MOS-Selektions transistoren MPS1 und MPS2 mit den Ausgabe-Anschlüssen Q und NQ der Zelle verbunden. Wahlweise sind die Anschlüsse Q und NQ über Folgeverstärker oder Pegelanpasser 86G und 86D verbunden, die logische Zustandssignale LOGi und NLOGi von Bitreihen der Struktur erzeugen. Die Selektionstransistoren MPS1 und MPS2 werden durch ein Signal ROW zur Auswahl der Zelle in einer Spalte der in 5 gezeigten Art gesteuert. Mit einem einfachen Lesen der Zelle ermöglicht die zuvor beschriebene Struktur in effektiver Weise auf den Anschlüssen Q und NQ, den programmierten Zustand der Zelle zu erhalten, der durch die Wertdifferenz der Widerstände RP1 und RP2 erkannt wird, so klein sie auch sein mag. Diese Differenz wird verstärkt, und der Zellzustand wird aufgrund der überkreuzten Struktur der Zelle stabilisiert.
  • Das Stabilisieren einer Zelle, wie sie in 10 dargestellt ist, erfolgt mittels zweier Stabilisierungstransistoren MPP1 und MPP2 (hier p-Kanal-MOS-Transistoren), deren jeweilige Drains mit den Anschlüssen Q und NQ verbun den sind (wie in den vorhergehenden Zeichnungen), und wobei die jeweiligen Sources dazu vorgesehen sind, eine Stabilisierungsspannung Vp aufzunehmen. Die Gates der Transistoren MPP1 und MPP2 empfangen Signale Pg1 und Pg2. Es sollte jedoch festgehalten werden, dass, da p-Kanal-MOS-Transistoren beteiligt sind, die Zustände dieser Signale umgekehrt werden müssen, im Vergleich zu den zuvor beschriebene Strukturen, die n-Kanal-Transistoren benutzen.
  • Vor der Zellauswahl sind beide Transistoren MPS1 und MPS2 durch Signal ROW blockiert. Die Struktur ist somit isoliert.
  • Ein Lesevorgang beginnt mit dem Einstellen des Signals COM auf den hohen Zustand, welches einen niedrigen Zustand auf allen Knoten der Zellstruktur einprägt. Wenn Signal COM zurückgesetzt ist, werden die Gates der Transistoren 81D und 85D mittels Widerstand RP1 geladen, während die Gates der Transistoren 81G und 85G mittels Widerstand RP2 geladen werden, wobei die Gate-Kapazitäten infolge Symmetrie gleichwertig sind. Unter der Annahme, dass Widerstand RP1 den niedrigsten Wert aufweist, hat der Drain des Transistors 82G eine Spannung, die größer ist, als [die] des Drain des Transistors 82D. Diese Reaktion wird verstärkt, um einen hohen Pegel an Anschluss 24 anzulegen und einen niedrigen Pegel an Anschluss 26. Dieser Vorgang wird nur einmal ausgeführt, solange wie die Versorgungsspannung Vr beibehalten wird.
  • Um daraus zu lesen, wird diese Zelle durch die Einstellung des Signals ROW auf den hohen Zustand ausgewählt. Die Transistoren MPS1 und MPS2 sind dann eingeschaltet, was das Übertragen des Zustands der Knoten 24 und 26 auf die Anschlüsse Q und NQ und damit auf die Bit-Leitungen Q und NQ ermöglicht, wobei Logik-Ausgangssignale LOGT und NLOGi erzeugt werden.
  • Um die Zelle der 10 zu stabilisieren, wird mit einem Zustand begonnen, in dem die Selektionstransistoren MPS1 und MPS2 ausgeschaltet sind. Das Signal COM wird auf hoch geschaltet, um die jeweiligen Drains der Transisto ren 82G und 82D auf Masse zu ziehen. Da Transistor 84 ausgeschaltet ist, ist jegliches Stromleck zur Versorgung Vr unmöglich.
  • Dann wird ein ausreichender Strompegel (Vp) mittels eines der Transistoren MPP1 und MPP2 an Anschluss Q oder NQ entsprechend dem Widerstand RP1 oder RP2 angelegt, der durch irreversibles Verringern seines Wertes programmiert werden soll. Dann werden die Transistoren MPS1 und MPS2 durch Umschalten des Signals ROW ausgeschaltet. Die Programmierspannung wird sofort auf den zu programmierenden Widerstand übertragen, während der entgegengesetzte Knoten NQ oder Q in der Schwebe bleibt [floating].
  • Die Programmier- und Lesespannungen können unterschiedlich sein, wie im Folgenden erörtert wird.
  • In dem in 10 dargestellten Aufbau sind die jeweiligen Sources der Transistoren MPP1 und MPP2 mit den Ausgängen der Folgerelemente 87G und 87D verbunden, die mit der Programmierspannung Vp versorgt werden. Die jeweiligen Eingänge der Folgerelemente 87G und 87D empfangen die Spannung Vp mittels eines Folgerverstärkers 88, dessen Eingang ein binäres Signal PRG zum Auslösen einer Programmierung empfängt, wobei der Ausgang mit dem Eingang des Verstärkers 87G und, über einen mit Spannung Vp versorgten Inverter 89 mit dem Eingang des Verstärkers 87D verbunden ist. Die Funktion des Inverters 89 besteht darin, denjenigen der Zweige auszuwählen, der – entsprechend dem Zustand des Signals PRG – der Spannung Vp zu unterwerfen ist. In diesem Fall können die Transistoren MPP1 und MPP2 durch ein selbes Signal gesteuert werden. In der Abwesenheit eines Inverters 89 werden getrennte Signale Pg1 und Pg2 benutzt.
  • Um eine zufällige Invertierung des Zellzustands zu vermeiden, wenn die Selektionstransistoren aufgrund des Vorladungspegels auf nicht gesteuerten Leitungen der Struktur eingeschaltet sind, sind zwei Transistoren 90G beziehungsweise 90D (hier n-Kanal-MOS-Transistoren) vorgesehen, die Leitungen Q beziehungsweise NQ mit Masse verbinden. Diese Transistoren werden gleichzeitig durch eine Kombination der Signale W und R gesteuert, die einen hohen Zustand einer Schreibphase beziehungsweise einer Lesephase kennzeichnen. Diese zwei Signale werden mit einem XNOR-Gatter 91 verbunden, dessen Ausgang einen Pegelverschiebungsverstärker 92 kreuzt, der mit Spannung Vp versorgt wird, bevor die Gates der Transistoren 90G und 90D angesteuert werden. Diese Struktur ermöglicht, die Knoten Q und NQ vor jedem Lesevorgang auf Masse zu ziehen.
  • Gestützt auf die obigen funktionellen Angaben liegt die Erzeugung des Steuersignals der Struktur der 10 innerhalb der Fähigkeiten des Fachmanns.
  • Natürlich hat die vorliegende Erfindung wahrscheinlich verschiedene Modifikationen, Änderungen und Verbesserungen, die für den Fachmann sofort ersichtlich sind. Insbesondere hängt die Bemessung der Widerstände aus polykristallinen Silizium, um einen nominellen Wert zu erhalten, von der Anwendung ab und liegt – gestützt auf die obigen funktionellen Angaben – innerhalb der Fähigkeiten des Fachmanns. Außerdem liegen die Werte der Spannungs- oder Strombedingungen, um die vorliegenden Erfindung zu realisieren, innerhalb der Fähigkeiten des Fachmanns, gestützt auf die obigen funktionellen Angaben. Obwohl die vorliegende Erfindung in Bezug auf n-Kanal-MOS-Transistoren beschrieben wurde, lässt sich die Struktur der Erfindung außerdem leicht auf p-Kanal-MOS-Transistoren übertragen, wobei die Zellwiderstände dann mit dem niedrigsten (negativen) Spannungspegel verbunden sind. Schließlich sollte festgehalten werden, dass die vorliegende Erfindung leicht von einer Technologie auf eine andere übertragen werden kann.

Claims (23)

  1. Eine integrierte Zelle (1), die zwei passive Widerstände (Rd, Rg; Rp1, Rp2), zum Extrahieren eines binären Wertes basierend auf einer Differenz zwischen den Werten von den zwei passiven Widerständen (Rd, Rg; Rp1, Rp2) aufweist, wobei die Widerstände, der der Zelle derart bemessen sind, dass sie identische nominelle Werte besitzen, wobei die Zelle Folgendes aufweist: Mittel für ein binäres Auslesen bzw. Lesen des Vorzeichens der Differenz zwischen den Widerständen; und dadurch gekennzeichnet, dass die Zelle Mittel aufweist zum irreversiblen Reduzieren von nur dem Widerstand der nach dem ersten Lesen einen niedrigeren Widerstand angezeigt hat, so dass das Differenzvorzeichen invariabel gemacht wird.
  2. Zelle nach Anspruch 1, wobei die Wertemodifikation aus einem Verringern des Wertes von einem der Widerstände (Rd, Rg; Rp1, Rp2) besteht und zwar auf eine irreversible und stabile Art und Weise innerhalb des Lesebetriebstrombereichs der Zelle.
  3. Zelle nach Anspruch 1 oder 2, wobei die Widerstände (Rd, Rg; Rp1, Rp2) aus Polysilizium hergestellt sind.
  4. Zelle nach den Ansprüchen 2 und 3, wobei die Werteverringerung verursacht wird durch temporäres Aufprägen in dem entsprechenden Widerstand (Rd, Rg), eines Stroms der größer ist als der Strom für den der Wert des Widerstands maximal ist.
  5. Zelle (1) nach einem der Ansprüche 1 bis 4, für die Extrahierung eines binären Wertes basierend auf einer Ausbreitung einer Kante bzw. Flanke eines Trigger- bzw. Auslösesignals in zwei elektrischen Pfaden, wobei die Zelle (1) zwischen zwei Spannungsversorgungsanschlüssen (2, 3), zwei parallele Zweige aufweist, die jeweils in Reihe Folgendes aufweisen: einen der Widerstände (Rd, Rg) zum Differenzieren der elektrischen Pfade; einen Lesetransistor (MN1d, MN1g), wobei der Kreuzungspunkt des Widerstands und des Lesetransistors von jedem Zweig einen Ausgangsanschluss (Q, NQ) der Zelle definieren und das Gate des Lesetransistors von jedem Zweig mit dem Ausgangsanschluss des anderen Zweigs verbunden ist; und einen Selektionstransistor (MN2d, MN2g).
  6. Zelle nach Anspruch 5, wobei jeder Zweig ferner einen Stabilisierungstransistor (MN3d, MN3g) aufweist, dessen Ausgangsanschluss (Q, NQ) mit dem Anschluss (3) verbunden ist, der eine Spannung entgegensetzt zu jener mit der der Widerstand (Rd, Rg) des involvierten Zweigs verbunden ist anlegt.
  7. Zelle nach den Ansprüchen 2 und 6, wobei die Stabilisierungstransistoren (MN3d, MN3g) genutzt werden, um die Verringerung des Wertes von einem der Widerstände (Rd, Rg) zu bewirken.
  8. Zelle nach einem der Ansprüche 5 bis 7, wobei die Spannung aus einer relativ niedrigen Lesespannung (Vr) und einer relativ hohen Stabilisierungsspannung (Vp) des initialen Zellenzustands gewählt wird.
  9. Zelle nach einem der Ansprüche 1 bis 4, die Folgendes aufweist: zwei parallele Zweige die jeweils einen der Transistoren (RP1, RP2) aufweisen, die zwischen einem ersten Versorgungsanschluss (E) und einem Anschluss (4, 6) zum differentiellen Lesen des Zellenzustands verbunden sind; und wenigstens einem Programmierungsschalter (MNP1, MNP2; MPP1, MPP2), der einen der Leseanschlüsse mit einem zweiten Anschluss (M) zum Anlegen der Vorsorgungsspannung verbindet.
  10. Speicherzelle nach Anspruch 9, wobei jeder Zweig einen Programmierungsschalter (MNP1, MNP2; MPP1, MPP2) aufweist.
  11. Speicherzelle nach Anspruch 9 oder 10, wobei einer der Versorgungsanschlüsse (E, M) verbunden ist, über einen Selektor (K), mit wenigstens zwei Versorgungsspannungen, unter denen eine relativ niedrige Lesebetriebsversorgungsspannung (Vr) und eine relativ hohe Stabilisierungsversorgungsspannung (Vp) ist.
  12. Speicherzelle nach einem der Ansprüche 9 bis 11, wobei wenigstens ein Selektionstransistor (MNS1, MNS2; MPP1, MPP2) seriell bzw. in Reihe assoziiert ist mit jedem Widerstand zwischen dem ersten Versorgungsanschluss (E) und dem korrespondierenden Leseanschluss (4, 6).
  13. Speicherzelle nach einem der Ansprüche 9 bis 12, wobei jeder Widerstand mit dem zweiten Versorgungsanschluss (M) über einen Latch (63G, 63D; 85G, 85D) verbunden ist, dessen Steueranschluss mit dem Widerstand des anderen Zweigs verbunden ist.
  14. Speicherzelle nach einem der Ansprüche 9 bis 13, die einen differentiellen Verstärker (61, 5) zum Lesen des Zellenzustands aufweist.
  15. Speicherzelle nach einem der Ansprüche 9 bis 14, wobei jeder Zweig Folgendes aufweist: auf der einen Seite des Widerstands (Rp1, Rp2) einen N-Kanal-Transistor (82G, 82D) und auf der anderen einen P-Kanal-Transistor (81G, 81D), wobei deren Gates miteinander mit einem Anschluss des Widerstands des anderen Zweigs verbunden sind.
  16. Ein Verfahren zum Programmieren der Speicherzelle nach einem der Ansprüche 1 bis 15, bei dem, in einem der Widerstände temporär einen Stabilisierungsstrom eingeprägt wird, der größer ist als ein Strom für den Wert des Widerstands des involvierten Zweigs ein Maximum zeigt, um das Vorzeichen der Differenz zwischen den zwei Widerständen irreversibel zu machen
  17. Verfahren nach Anspruch 16, das die folgenden Schritte aufweist: Erhöhen des Stroms schrittweise in dem ausgewählten Widerstand; und Messen des Werts dieses Widerstands in seiner funktionalen Leseumgebung nach jeder Anwendung eines höheren Stroms.
  18. Verfahren nach Anspruch 16 oder 17, bei dem eine vorbestimmte Korrespondenztabelle zwischen dem Stabilisierungsstrom und dem gewünschten finalen Widerstand verwendet wird, um den adaptierten Programmierstroms an den ausgewählten zu programmierenden Widerstand anzulegen.
  19. Ein Verfahren zum Steuern der Stabilisierung des Werts einer Zelle (1), gemäß einem der Ansprüche 5 bis 15, wobei das Verfahren die Folgenden Schritte aufweist: Bewirken des Lesens eines Initialzustands der Zelle; und temporäres Aussetzen des Widerstands, der mit dem Zweig der einen hohen Ausgabezustand vorsieht, assoziiert ist, gegenüber einem eingeprägten Strom der größer als ein Strom (Im) ist für den der Wert des Widerstands ein Maximum zeigt.
  20. Verfahren nach Anspruch 19, wobei der eingeprägte Strom aus einer vorbestimmten Korrespondenztabelle zwischen dem eingeprägten Strom und dem gewünschten finalen Widerstand ausgewählt wird.
  21. Eine Schaltung zum Speichern und Extrahieren eines binären Codes über n Bits in bzw. aus einem integrierten Schaltungs-Chip, die Folgendes aufweist: n Zellen (1) gemäß einem der Ansprüche 1 bis 15, und eine zentrale Steuereinheit (4).
  22. Schaltung nach Anspruch 21, wobei die n Bits die in den Zellen (1) enthalten sind, parallel extrahiert werden.
  23. Eine Schaltung zum Identifizieren eines integrierten Schaltungs-Chips, die die integrierte Schaltung nach Anspruch 21 oder 22 aufweist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011113506B4 (de) 2010-09-17 2022-01-13 Infineon Technologies Ag Identifikationsschaltung und verfahren zum erzeugen eines identifikationsbits unter verwendung von physically unclonable functions

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2835947A1 (fr) * 2002-02-11 2003-08-15 St Microelectronics Sa Extraction d'un code binaire a partir de parametres physiques d'un circuit integre
CN100438014C (zh) * 2002-08-15 2008-11-26 Nxp股份有限公司 集成电路及其制造方法
FR2846776A1 (fr) * 2002-10-30 2004-05-07 St Microelectronics Sa Cellule memoire a trois etats
US7210634B2 (en) * 2004-02-12 2007-05-01 Icid, Llc Circuit for generating an identification code for an IC
FR2875949A1 (fr) * 2004-09-28 2006-03-31 St Microelectronics Sa Verrouillage d'un circuit integre
US7292019B1 (en) 2005-10-03 2007-11-06 Zilker Labs, Inc. Method for accurately setting parameters inside integrated circuits using inaccurate external components
US7960985B2 (en) * 2008-01-25 2011-06-14 Hewlett-Packard Development Company, L.P. Identification of integrated circuit
US20100259315A1 (en) * 2009-04-08 2010-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and Methods for Temperature Insensitive Current Reference
FR2949163B1 (fr) * 2009-08-12 2011-12-09 St Microelectronics Rousset Surveillance de l'activite d'un circuit electronique
US8242853B2 (en) * 2010-02-02 2012-08-14 Analog Devices, Inc. Low headroom oscillator
US8130580B1 (en) * 2010-09-03 2012-03-06 Atmel Corporation Low power sense amplifier for reading memory
US8927909B2 (en) 2010-10-11 2015-01-06 Stmicroelectronics, Inc. Closed loop temperature controlled circuit to improve device stability
US8809861B2 (en) 2010-12-29 2014-08-19 Stmicroelectronics Pte Ltd. Thin film metal-dielectric-metal transistor
US9159413B2 (en) 2010-12-29 2015-10-13 Stmicroelectronics Pte Ltd. Thermo programmable resistor based ROM
CN103090338B (zh) 2011-11-03 2018-10-09 欧司朗股份有限公司 驱动器组件及其制造方法
US8526214B2 (en) 2011-11-15 2013-09-03 Stmicroelectronics Pte Ltd. Resistor thin film MTP memory
US8590010B2 (en) * 2011-11-22 2013-11-19 International Business Machines Corporation Retention based intrinsic fingerprint identification featuring a fuzzy algorithm and a dynamic key
JP6224401B2 (ja) * 2013-10-04 2017-11-01 ルネサスエレクトロニクス株式会社 半導体メモリ

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3636530A (en) * 1969-09-10 1972-01-18 Litton Systems Inc Nonvolatile direct storage bistable circuit
GB2000407B (en) 1977-06-27 1982-01-27 Hughes Aircraft Co Volatile/non-volatile logic latch circuit
DE3736882C2 (de) * 1987-10-30 1997-04-30 Gao Ges Automation Org Verfahren zur Echtheitsprüfung eines Datenträgers mit integriertem Schaltkreis
JP2677833B2 (ja) * 1988-08-03 1997-11-17 株式会社デンソー 半導体不揮発性メモリ
JPH04155696A (ja) 1990-10-19 1992-05-28 Hitachi Ltd Ｒｏｍの欠陥救済方式
US5334880A (en) 1991-04-30 1994-08-02 International Business Machines Corporation Low voltage programmable storage element
US5708291A (en) 1995-09-29 1998-01-13 Intel Corporation Silicide agglomeration fuse device
US6337507B1 (en) 1995-09-29 2002-01-08 Intel Corporation Silicide agglomeration fuse device with notches to enhance programmability
US5812477A (en) * 1996-10-03 1998-09-22 Micron Technology, Inc. Antifuse detection circuit
JP3588529B2 (ja) 1997-01-28 2004-11-10 株式会社東芝 半導体装置およびその応用システム装置
FR2760563A1 (fr) * 1997-03-07 1998-09-11 Sgs Thomson Microelectronics Pseudofusible et application a un circuit d'etablissement d'une bascule a la mise sous tension
DE19731406C2 (de) * 1997-07-22 2001-12-06 Philips Corp Intellectual Pty Programmierbare Verriegelungsschaltung
US5907175A (en) * 1997-09-25 1999-05-25 Advanced Micro Devices, Inc Four transistor SRAM cell
JPH11162172A (ja) 1997-11-25 1999-06-18 Matsushita Electron Corp 半導体メモリ素子、半導体集積回路装置および半導体集積回路装置のプログラミング方法
JP2000123592A (ja) * 1998-10-19 2000-04-28 Mitsubishi Electric Corp 半導体装置
JP3307349B2 (ja) 1998-12-15 2002-07-24 日本電気株式会社 プログラム回路および冗長アドレスデコーダ
US6161213A (en) * 1999-02-17 2000-12-12 Icid, Llc System for providing an integrated circuit with a unique identification
KR100306469B1 (ko) 1999-08-27 2001-11-01 윤종용 집적회로의 퓨즈옵션회로 및 방법
US6757832B1 (en) * 2000-02-15 2004-06-29 Silverbrook Research Pty Ltd Unauthorized modification of values in flash memory
JP2002134620A (ja) * 2000-10-27 2002-05-10 Mitsubishi Electric Corp 半導体装置
FR2829855A1 (fr) * 2001-09-14 2003-03-21 St Microelectronics Sa Identification securisee par donnees biometriques
US7036005B2 (en) * 2001-12-31 2006-04-25 Intel Corporation Method and apparatus for modifying the contents of revision identification register
FR2835947A1 (fr) * 2002-02-11 2003-08-15 St Microelectronics Sa Extraction d'un code binaire a partir de parametres physiques d'un circuit integre
FR2836752A1 (fr) * 2002-02-11 2003-09-05 St Microelectronics Sa Cellule memoire a programmation unique
FR2835945A1 (fr) * 2002-02-11 2003-08-15 St Microelectronics Sa Extraction d'un code binaire a partir de parametres physiques d'un circuit integre
US7427802B2 (en) * 2002-02-11 2008-09-23 Stmicroelectronics S.A. Irreversible reduction of the value of a polycrystalline silicon resistor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011113506B4 (de) 2010-09-17 2022-01-13 Infineon Technologies Ag Identifikationsschaltung und verfahren zum erzeugen eines identifikationsbits unter verwendung von physically unclonable functions

Also Published As

Publication number Publication date
CN1630912B (zh) 2011-03-30
US20100097843A1 (en) 2010-04-22
DE60317312D1 (de) 2007-12-20
EP1483763A1 (de) 2004-12-08
US7333386B2 (en) 2008-02-19
FR2835947A1 (fr) 2003-08-15
CN1630912A (zh) 2005-06-22
EP1483763B1 (de) 2007-11-07
US20030151942A1 (en) 2003-08-14
JP4304467B2 (ja) 2009-07-29
US20080130348A1 (en) 2008-06-05
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