DE2912320C2 - Leseverstärker - Google Patents

Description

Die Erfindung bezieht sich auf einen Leseverstärker, insbesondere einen CMOS-Leseverstärker, der über ein Paar von Datenbusleitungen mit einer Speicherzellenanordnung verbunden ist und neben einer Versorgungsspannungsquelle folgendes aufweist: eine Datenverriegelungsvorrichtung mit ersten und zweiten Eingangsund Ausgangsklemmen und mit ersten, zweiten, dritten und vierten Transistorvorrichtungen, wobei die ersten und zweiten sowie die dritten und vierten Transistorvorrichtungen jeweils elektrisch in Serie miteinander liegen und die Steuerelektroden der zweiten und vierten Transistorvorrichtungen der ersten bzw. der zweiten Datenverriegelungs-Eingangsklemme mit dem Paar von Datenbusleitungen verbunden sind, um so eine hohe Eingangsimpedanz für den Leseverstärker vorzusehen, eine fünfte Transistorvorrichtung, angeordnet zwischen der ersten und zweiten Datenverriegelungs-Ausgangsklemme und mit einer Verbindung der Steuerelektrode der ersten Transistorvorrichtung mit der zweiten Datenverriegelungs-Ausgangsklemme und mit einer Verbindung der Steuerelektrode der dritten Transistorvorrichtung mit der ersten Datenverriegelungs-Ausgaiigsklemme, eine sechste Transistorvorrichtung, angeordnet zwischen der Versorgungs-Spannungsqueile und einem elektrischen Verbindungspunkt der einen Leitungspfadelektrode der zweiten und vierten Transistorvorrichtungen, eine Tastsignalquelle für sich wiederholende Tastsignale, verbunden mit den entsprechenden Steuerelektroden der fünften und sechsten Transistorvorrichtungen, wodurch die fünfte Transistorvorrichtung während eines Tastintervalls leitend gemacht wird, und wobii ferner die sechste Transistorvorrichtung während eines zweiten Tastintervalls leitend gemacht wird.

Es sind bereits zahlreiche Lese- oder Abfühlverstärker bekannt, um die von Halbleiterspeicherzellen abgenommenen Ausgangssignale festzustellen. Diese bekannten Verstärker sind typerischerweise durch eine relativ niedrige Eingangsimpedanz gekennzeichnet. Infolge von Ladeeffekten bei diesen bekannten Leseverstärkern kann es allerdings zu einer unerwünschten Zerstörung oder Änderung der in der ausgewählten Speicherzelle gespeicherten Daten dann kommen, wenn diese Speicherzelle ausgelesen oder abgefühlt wird. Häufig ist dabei ein zeitraubender Auffrischungszyklus erforderlich, um die Inhalte der ausgewählten Speicherzelle nach Vollendung des Lesevorgangs wieder auf den alten Stand zu bringen. Ein weiterer Nachteil bekannter Leseverstärker besteht darin, daß diese infolge ihrer niedrigen Eingangsimpedanz gegenüber internen Störungen empfindlich sind, und zwar insbesondere gegenüber Störungen infolge eines Kernstrahlungsvorgangs.

Im einzelnen sei auf die DE-OS 24 14 917 hingewiesen, die bereits ein kreuzgekoppeltes Vier-Transistor-Flip-Flop mit Fußpunktschalter verwendet, wobei aber die Mittel zur Sicherstellung der Beibehaltung der Ausgangsgrößen nach Änderung der ß/T-Abfühleingangsgrößen bei einer vorübergehenden Strahlungsbelastung nicht ordnungsgemäß arbeiten könnten. Bei der DE-OS 24 18 936 ist schließlich nachteilig, daß zur Aufrechterhaltung der logischen Ausgangsgrößen nach Vergehen der Abfühleingangsgröße ein externes Signal erforderlich wird.

Der Erfindung liegt die Aufgabe zugrunde, einen Leseverstärker der eingangs genannten Art derart auszubilden, daß dieser eine schnelle Zugriffszeit und Strahlungsbeständigkeit aufweist, wobei sichergestellt wird, daß ohne Anlage eines externen Steuersignals das Ausgangssignal stets verfügbar bleibt.

Zur Lösung dieser Aufgabe sieht die Erfindung bei einem Leseverstärker der eingangs genannten Art vor, daß die Kanalbreiten in den ersten und dritten

Transistorvorrichtungen größer sind als die Kanaibreiten der zweiten und vierten Transistorvorrichtungen.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Ein Ausführungsbeispiel der Erfindung sei im folgenden anhand der Zeichnung hischrieben; in der Zeichnung zeigt

F i g. 1 ein Blockdiagramm einer typischen Schaltung einer Anordnung üblicher Halbleiterspeicher* eilen zusammen mit einer Vielzahl der erfindungsgemäßen Abfühlverstärker;

F i g. 2 eine schematische Schaltung eines bevorzugten Ausführungsbeispiels des erfindungsgemäßen CMOS-Abfühlve-stärkers;

F i g. 3 die Folge von Signalwellenformen, die während eines Abfühlzyklus auftreten und an einem Paar der Datenbusleitungen sowie an den Ausgangsklemmen des erfindungsgemäßen Abfühlverstärkers erscheinen.

F i g. 1 zeigt eine typische Verbindung einer Anordnung aus konventionellen Halbleiterspeicherzellen mit einer Vielzahl von identischen, gemäß der Erfindung ausgebildeten Abfühlverstärkern 10. Da die Verbindung der Speicherzellenanordnung mit den Abfühlverstärkern 10 wohlbekannt ist, sei hier nur eine kurze Beschreibung gegeben. Die Ausgangsklemmen jeder Spalte von Speicherzellen sind mit einem entsprechenden Paar von BIT- und ß/7"-Datenbusleitungen verbunden. Jedes Paar von BIT- und S/r-Datenbusleitungen ist mit Eingangsklemmen eines jeweiligen Abfühlverstärkers 10 verbunden, um so Differential- oder Differenzsignale daran vorzusehen, welche den logischen Zustand einer ausgewählten Speicherzelle, aus jeder Spalte von Speicherzellen, angeben. Jede Speicherzelle aus einer Zeile von Speicherzellen ist mit einer entsprechenden Zeilenwählleitung verbunden (row select line). Eine Zeilenwählleitung legt ein Betätigungs- oder Enablingsignal an, um selektiv eine spezielle Speicherzelle zum Zwecke des Lesens oder Schreibens logischer Information über das entsprechende Paar von Datenbusleitungen zu erregen. Eine geeignete Quelle der Tast- oder Strobe-Eingangssignale ist über eine gemeinsame Tastoder Strobesignalleitung an jeden der Abfühlverstärker 10 angelegt, um dadurch synchron die Arbeitsweise zu steuern.

Fig. 2 zeigt einen erfindungsgemäßen bevorzugten CMOS-Abfühlverstärker. Der Abfühlverstärker 10 weist erste und zweite n-Kanal-Feldeffektiransistoren (FETs) Q₁ und Q₂ auf. Der FET Q₁ liegt zwischen einem elektrischen Verbindungspunkt 12 und einem elektrischen Verbindungspunkt 14. Der FET Q₂ liegt zwischen der elektrischen Verbindung 12 und einer elektrischen Verbindung 16. Eine erste ß/T-Datenbusleitung liegt an einer Eingangsklemme des Abfühlverstärkers 10, und zwar an der Gateelektrode des n-Kanal-FET Q,. Die ^: den entgegengesetzten Zustand BIT aufweisende Datenbusleitung liegt an der anderen Eingangsklemme des Abfühlverstärkers 10, und zwar an der Gateelektrode des n-Kanal-FET Q₂. Durch die Verbindungen der BIT- und β/Γ-Datenbusleitungen mit den Gateelektro- t den der FETs Q₁ bzw. Q₂ wird die Belastung der Datenbusleitungen dadurch auf die Eingangskapazitäten der FETs Q₁ und Q₂ reduziert. Infolge dieser Eingangsverbindungen wird, anders als bei den bekannten Abfühlverstärkern, eine hohe Eingangsimpedanz r. erreicht. Dadurch wird die durch ein Paar von Datenbusleitungen an den Abfühlverstärker 10 angelegte Last minimiert, um so die Zerstörung der in einer ausgewählten Speicherzelle gespeicherten Daten zu verhindern und um so ferner die Verschlechterung der Informationssignale zu reduzieren, die während eines Abfühlvorgangs durch den Abfühlverstärker festgestellt 5 oder detektiert werden.

Ein erster p-Kanal-FET Q₃ liegt zwischen dem elektrischen Verbindungspunkt 14 und einem elektrischen Verbindungspunkt 18. Ein zweiter p-Kanal-FET Qi liegt zwischen den elektrischen Verbindungspunkten κι 16 und 18. Der elektrische Verbindungspunkt 18 steht mit einer Quelle einer relativ positiven Versorgungsspannung Vdd in Verbindung, die typischerweise +11 Volt Gleichspannung besitzt Die FETs Q₃ und Q₄ sind kreuzweise miteinander verbunden. Das heißt die Gateelektrode des FET Q₃ ist mit einer Leitungspfadelektrode des FET Q4 am elektrischen Verbindungspunkt 16 verbunden. Die Gateelektrode des FET Q₄ ist mit einer Leitungspfadelektrode von FET Q₃ am elektrischen Verbindungspunkt 14 verbunden. Die 2(i entsprechenden Leitungspfade der FETs Qi und Q₃ und der FETs Q₂ und Q₄ sind elektrisch in Serie geschaltet zwischen den elektrischen Verbindungspunkten 12 und 18. Daher bildet die Verbindung der FETs Qi bis Q₄ eine Datenverriegelungsvorrichtung 19, die (was im folgen- >■> den noch im einzelnen erklärt wird) ihren logischen Zustand darauffolgend auf die Beendigung der Abfühlverstärkereingangssignale, die über die BIT- und S/T-Datenbusleitungen geliefert werden, beibehält.

Die Ausgangsklemmen (d. h. die elektrischen Verbin-JD dungspunkte 14 und 16) der Datenverriegelungsvorrichtung 19 sind jeweils mit einem Paar von Invertern 20 und 21 verbunden. Der Inverter 20 weist einen p-Kanal-FET Q₇ und einen n-Kanal-FET Q₈ auf. Die Leitungspfade der FETs Q₇ und Q₈ sind miteinander elektrisch in Serie zwischen den elektrischen Verbindungspunkten 12 und 18 geschaltet. Die Gateelektroden der FETs Q₇ und Qb sind miteinander an der Datenverriegelungsausgangsklemme 14 verbunden. Eine erste Ausgangsklemme OUT des Abfühlverstär-4(i kers 10 ist mit einem geeigneten Punkt zwischen den in Serie geschalteten Leitungspfaden der FETs Q₇ und Q₈ verbunden. Der Inverter 22 weist einen p-Kanal-FET Q₉ und einen n-Kanal-FET Q_]o auf. Die Leitungspfade der FETs Q₉ unci Qi₀ liegen miteinander elektrisch in Serie zwischen den elektrischen Verbindungspunkten 12 und 18.

Die Gateelektroden der FETs Q₉ und Q,_o sind miteinander an der Datenverriegelungsvorrichtungs-Ausgangsklemme 16 verbunden. Eine zweite Ausgangs- M klemme OUT des Abfühlverstärkers 10 liegt an einem geeigneten Punkt zwischen den in Serie geschalteten Leitungspfaden der FETs Q₉ und Qi₀. Die Inverter 20 und 22 puffern die Datenverriegelungsvorrichtung und sehen die erforderliche Ausgangsgröße zum Betreiben ή einer (nicht gezeigten) Last vor. Die Inverter 20 und 22 dienen beispielsweise zum Betreiben einer relativ großen, nicht symmetrischen Lastkapazität.

Zwei zusätzliche FETs Qs und Q₆ werden zur selektiven Einschaltung oder Ausschaltung des Abfühlo Verstärkers 10 infolge eines externen Abtastsignals verwendet. Ein p-Kanal-FET Qs liegt zwischen den Daten-Ausgangsklemmen. die elektrische Verbindunger 14 und 16 umfassen. Ein n-Kanal-FET Q₆ liegt zwischen der elektrischen Verbindung 12 und einer '■> Quelle relativ niedriger Versorgungsspannung, wie beispielsweise Erde. Die Gateelektroden der FETs Q₅ und Qt, sind miteinander an einem elektrischen Verbindungspunkt 24 verbunden, um eine Versorgung

von Tastsignalen zu empfangen. Die Tastsignale steuern die Leitfähigkeit der FETs Q₅ und Q₆ und — was im folgenden noch im einzelnen erläutert wird — steuern synchron den Betrieb des Abfühlverstärkers 10. Darüber hinaus dienen die FETs Q₅ und Q₆ zur Vorspannung der Datenverriegelungsvorrichtung in einen Ruhezustand in Vorbereitung für einen Informationsabfühlvorgang.

Bei einem bevorzugten Ausführungsbeispiel der Erfindung sind die Kanallängen der FETs Q\ bis C?io annähernd identisch. Der FET Q₆ (der den Erdrückleiter für den Abfühlverstärker 10 bildet) ist mit einer beträchtlich größeren Kanalbreite als die der FETs Q₁ und Qs ausgewählt. Darüber hinaus sind die Kanalbreiten der FETs Q; und Qg größer als diejenigen der FETs Qi, (?4, Qs, Qs und Qio. Ferner sind die Kanalbreiten der FETs Qi, Qi, Qs, Qt und Qw größer als diejenigen der Datenverriegelungs- oder Latch-FETs Qi und Q₂. Beispielsweise sind die Kanalbreiten von FET Q₆ annähernd fünfmal größer als diejenigen von FETs Q, und Q2, und zweieinhalbmal größer als diejenigen von FETs Q₃, ζ>₄, Q₅, Qs und <?,o. Die Kanalbreiten der FETs Qj und Qi sind annähernd dreimal größer als diejenigen der FETs Q₁ und Q₂.

In F i g. 3 ist eine typische Folge von Signalwellenformen dargestellt, die an einem Paar von BIT- und ß/T-Datenbusleitungen und an den Ausgangsklemmen OUT und OUT während eines Abfühlzyklus des Abfühlverstärkers gemäß F i g. 2 erscheinen. Die Arbeitsweise des Abfühlverstärkers 10 ist beschrieben jo unter gleichzeitiger Bezugnahme auf die F i g. 2 und 3. Während eines ersten Zeitintervalls ii, welches vor dem Abfühlen eines Informationssignals aus einer ausgewählten Speicherzelle auftritt, wird eine jede der BlT- und 5/r-DatenbusIeitungen auf einen relativ positiven gemeinsamen Betriebsspannungspegel aufgeladen, wie beispielsweise auf V_DD. Während des fi -Vorladungszeitintervalls besitzt das an den Abfühlverstärker und die entsprechenden Gateelektroden der FETs Q₅ und Q₆ am elektrischen Verbindungspunkt 24 angelegte Tastsignal einen relativ niedrigen (beispielsweise Erd-) Signalpegel. Somit wird FET Q₆ nichtleitend gemacht, wodurch der Abfühlverstärker 10 von der relativ negativen Versorgungspotentialquelle (beispielsweise Erde) abgetrennt wird und dementsprechend den Abfühlverstärker abschaltet Infolgedessen arbeitet der Abfühlverstärker 10 in einem Ruhezustand. Die Ausgangsklemmen (d. h. die elektrischen Verbindungen 14 und 16) der Abfühlverstärkerdatenlatch 19 empfangen Spannungen äquivalent zu + Vdd — Vtp, wobei Vtp so den Schweiienspannungsabfaii eines entsprechenden p-Kanal-FET Qi oder Qa repräsentiert. Während des fi -Zeitintervalls wird der p-Kanal-FET Q5 leitend gemacht, da eine hinreichende Schwellenspannung an die Gate-zu-Source-Sperrschicht angelegt ist Somit sind die elektrischen Verbindungen 14 und 16 miteinander über den Leitungspfad von FET Q₅ verbunden, so daß die an jede der elektrischen Verbindungen 14 und 16 angelegte Spannung identisch ist Die an die Ausgangsklemmen 14 und 16 der Datenverriegelungsvorrichtung 19 angelegte Spannung ist annähernd die Hälfte der relativ positiven Quellenspannung Vdd- Daher wäre jeder der FETs Qj bis Q\o, die die Inverter 20 und 22 bilden, in unerwünschter Weise in den .Α-Betrieb vorgespannt wenn die Inverter 20 und 22 in anderer Weise mit Erde in bezug stünden über den Leitungspfad des FET Q₆. Da jedoch der FET Qt nichtleitend gemacht ist, wird die Erdrückleitung der Inverter 20 und 22 entfernt. Daher werden relativ hohe Vorspannströme vermieden, die in unerwünschter Weise durch jeden der Inverter-FETs Qi-Qw geleitet werden könnten.

Die Abfühloperation beginnt während eines mit t₂ bezeichneten Zeitintervalls, wenn die gemeinsame Betriebsartspannung Vdd einer der BIT- oder BIT- Datenbusleitungen nach Erde entladen wird. Eine spezielle Speicherzelle (beispielsweise die mit A in Fig. 3 bezeichnete Speicherzelle) wird mittels einer Zeilenwählleitung (wie unter Bezugnahme auf F i g. 1 beschrieben) einem Zugriff unterworfen. Ausgangsinformationssignale, die in der ausgewählten Speicherzelle gespeichert sind, erscheinen typischerweise an den BIT- und BIT- Datenbusleilungen nach einer relativ langen Ansprechzeit infolge der durch die Datenbusleitungen repräsentierten Kapazität. Um die Datenzugriffszeit während des Abfühlzeitintervalls t₂ zu minimieren, ist es daher zweckmäßig, daß der Abfühlverstärker 10 auf ein relativ kleines Spannungsdifferential zwischen den Datenbusleitungen anspricht.

Am Ende des f2-Zeitintervalls wird eine der Datenbusleitungen (beispielsweise die BIT- Datenleitung) durch eine Spannung Δ ^entladen. Darüber hinaus schaltet das an die Gateelektroden der FETs Q₅ und Q₆ an die elektrische Verbindung 24 angelegte Abtastsignal von Erde auf einen relativ hohen Signalpegel (beispielsweise Vdd). Der FET Q₆ wird dadurch leitend gemacht und eine relativ negative Versorgungsspannung (beispielsweise Erde) wird über dessen Leitungspfad an jeden der FETs <?i-<?4, die die Datenlatch 19 bilden, und die FETs Qj-Qio, die die Inverter 20 und 22 bilden, angelegt. Der Abfühlverslärker 10 wird dadurch in einen aktiven Zustand gebracht. Ebenfalls wird am Ende des f2-Zeitintervalls der FETQ₅ nichtleitend gemacht, da eine nicht ausreichende Schwellenspannung an dessen Gate-zu-Source-Sperrschicht angelegt ist und die elektrischen Verbindungen 14 und 16 dadurch unterschiedliche Spannungspegel annehmen können. Demgemäß bilden die n-Kanal-FETs Q\ und Q₂ eine Lastimpedanz für die p-Kanal-FETs Q3 und Q4. Die tatsächliche Lastimpedanz hängt von dem Spannungspegel der Speicherzelleninformationssignale ab, die an die Eingangsklemmen des Abfühlverstärkers 10 über das Paar von BIT- und BIT- Datenbusleitungen angelegt werden. Wenn sich beispielsweise der Informationsspannungspegel auf der S/T-Datenbusleitung von Vdd auf Erde durch eine Spannung Δ V entlädt, so sieht der FET Q₂ eine niedrigere Impedanz am Ende des ft-Zeitintervalls vor, als das durch FET Q₁ vorgesehene. Suinii iädt sich die elektrische Verbindung 16 auf eine niedrigere Spannung als die elektrische Verbindung 14 auf. Die sich ergebende Differenzspannung zwischen den Ausgangsklemmen (beispielsweise elektrischen Verbindungen 14 und 16) der Datenlatch 19 ist regenerativ infolge der zuvor beschriebenen kreuzgekoppelten Verbindung der FETs Qj und Q*. Die regenerative Natur der Differenzspannung, die an die elektrischen Verbindungen 14 und 16 angelegt ist, bewirkt schließlich die vollständige Entladung der elektrischen Verbindung 16 auf einen relativ negativen Spannungspegel (annähernd Erde) und die vollständige Aufladung der elektrischen Verbindung 16 auf einen relativ positiven Spannungspegel (annähernd Vdd), um dadurch die Abfühlverstärkerdaten-Verriegelungsvorrichtung 19 zur Verriegelung zu veranlassen.

Die zuvor erwähnte regenerative Wirkung der Differenzspannung an den Datenlatchausgangsklem-

men 14 und 16 minimiert die Ansprechzeit Ij des Abfühlverstärkers 10 zu Beginn des nächsten Zeitintervalls r₃. Während des Rests des ij-Zeitintervalls, wo das Abtastsignal weiterhin einen relativ hohen Signalpegei besitzt, speichert der Abfühlverstärker 10 Informationssignale an den Ausgangsklemmen 14 und 16 der Datenlatch 19 infolge von durch BIT- und ß/T-Datenbusleitungen geleiferten Eingangssignalen. Wenn einmal der Abfühlverstärker 10 einen gegebenen Ausgangszustand annimmt (d. h. nach Vollendung der Ansprechzeit id), hält der Abfühlverstärker seinen Ausgangszustand für den Rest des /3-Zeitintervalls aufrecht. Zu Beginn des folgenden Zeitintervalls U, während weichen das Tastsignal ebenfalls einen hohen Signalpegel beibehält, werden die an den Abfühlverstärker über BiT- und S/T-Datenbusieiiungen gelieferten Eingangssignale beendet und die Datenbusleitungen werden auf den positiven gemeinsamen Betriebsarten-Vorladungsspannungspegel zurückgebracht. Nichtsdestoweniger wird der Ausgangszustand des Abfühlverstärkers 10 über das (^Zeitintervall nach Beendigung der abgefühlten Eingangssignale bewahrt.

Während der darauffolgenden ts- und (₄-Zeitinterval-Ie fühlen Inverter 20 und 22 die Spannungen an den Ausgangsklemmen 14 bzw. 16 der Abfühlverstärkerdatenlatch 19 ab. Die Inverter 20 und 22 sehen eine ausreichende Verstärkung vor, um die (kapazitive) Ausgangslast von den Abfühlverstärkerausgangsklemmen OUT und OUT zu treiben. Da der Inverter 20 eine identische Ausgestaltung wie Inverter 22 besitzt, sind die elektrischen Verbindungen 14 und 16 mit gleicher Lastkapazität versehen, und zwar unabhängig von irgendeinem sich schließlich ergebenden Ungleichgewicht, hervorgerufen durch die nichtsymmetrische Ausgangsbelastung. Die Spannungsignale an den elektrischen Verbindungen 14 und 16 sind daher durch eine nicht ausgeglichene Last während der kritischen Zeit (am Ende von (2) nicht beeinflußt, wenn das Tastsignal, das an die elektrische Verbindung 24 angelegt ist, einen ins Positive gehenden Übergangspegel besitzt. Somit sind während der ty und ^-Zeitintervalle die durch den Abfühlverstärker 10 gespeicherten Daten gültig. Das heißt, die durch den Abfühlverstärker 10 gespeicherten Informationssignale befinden sich in einem Zustand, der geeignet ist für das Anlegen an externe (nicht gezeigte) Mittel über die Abfühlverstärkerausgangsklemmen OUT und OUT. Darüber hinaus wird das ^-Zeitintervall verwendet, um die Speicherzellenanordnung für die Selektion der nächsten Speicherzelle (beispielsweise der mit B in F i g. 3 bezeichneten Zelle) aus der Anordnung vorzusehen, während die Ausgangsdaien der zuvor ausgewählter

Speicherzelle (Zelle A) weiterhin gehalten und getastet trächtigt wird.

werden.

Während des darauffolgenden r_rVorladungszeitintervalls des nächsten Abfühlzyklus wird das Tastsignal wiederum beendet (d. h. nimmt einen relativ niedrigen Signalpegel an) und die Abfühiverstärkerausgangsdaten sind nicht mehr gültig. Wenn das Tastsignal auf den relativ niedrigen Signalpegel zurückkehrt, so kehrt der Abfühlverstärker demgemäß zu seinem Ruhezustand zurück. Darüber hinaus wird, wie zuvor beschrieben, der FET Qb nichtleitend gemacht, um den Abfühlverstärker 10 von der Quelle relativ negativer Versorgungsspannung (Erde) zu trennen. Somit wird der FET Qi wiederum leitend gemacht. Die Spannungsdifferenz, die zuvor während des vorausgehenden Abfühlzyklus zwischen den elektrischen Verbindungen 14 und 16 existierte, wird dadurch über den Leitungspfad des FET Q'j in Vorbereitung für die nächste Abfühloperation entladen.

Vorstehend wurde ein bevorzugtes Ausführungsbeispiel der Erfindung beschrieben, wobei aber darauf hinzuweisen ist, daß verschiedene Abwandlungen und Änderungen im Rahmen der Erfindung möglich sind. Beispielsweise kann jeder der FETs (?_t bis C?io, die den erfindungsgemäßen Abfühlverstärker 10 bilden, in der Form einer Siliciumlage auf einem Saphirsubstrat hergestellt werden. Durch die Silicium-auf-Saphir (SOS)-Herstellungsverfahren und relativ hohe für die BIT- und ß/TDatenbusleitungen vorgesehene Eingangsimpedanz ist die Empfindlichkeit der Speicherzellenanordnung gegenüber internen Störungen seitens des Instant-Abfühlverstärkers 10 beträchtlich reduziert, d. h. die beträchtliche Reduktion tritt ein gegenüber Störungen, die durch unerwünschte Effekte eines Nuklearstrahlungsereignisses hervorgerufen werden.

Somit sind in der Speicherzellenanordnung gespeicherte Informationssignale gegenüber Verlust oder Änderung als eine Folge eines nuklearen Strahlungsauftretens geschützt.
Zusammenfassend sieht die Erfindung einen komplementären Metalloxidhalbleiter (CMIS)-Feldeffekttransistor (FET)-Speicherabfühlverstärker vor, um eine relativ kleine Differenzspannung zu detektieren, die einem relativ großen Gemeinsam-Betriebsart-Vorladungssignal überlagert ist. Der Abfühlverstärker ist derart ausgebildet, daß verriegelte (latched) Ausgangssignale nach einer kurzen Zeitverzögerung vorgesehen werden, und zwar infolge von abgefühlten Eingangssignalen, die über ein Paar von Datenbusleitungen geliefert werden.

»Strahlungsgehärtete Vorrichtung« bedeutet, daß eine solche Vorrichtung in ihrer Arbeitsweise nicht wesentlich, durch Strahlungen (z. B. Gamma) becin-

Hierzu 2 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Leseverstärker, der über ein Paar von Datenbusleitungen mit einer Speicherzellenanordnung verbunden ist und neben einer Versorgungs-Spannungsquelle folgendes aufweist:

eine Datenverriegelungsvorrichtung mit ersten und zweiten Eingangs- und Ausgangsklemmen und mit ersten, zweiten, dritten und vierten Transistorvorrichtungen (Q 1, Q2,Q3, Q 4), wobei die ersten und zweiten sowie die dritten und vierten Transistorvorrichtungen jeweils elektrisch in Serie miteinander liegen und die Steuerelektroden der zweiten und vierten Transistorvorrichtungen der ersten bzw. zweiten Datenverriegelungs-Eingangsklemme (BIT, BIT) mit dem Paar von Datenbusleitungen verbunden sind, am so eine hohe Eingangsimpedanz für den Leseverstärker vorzusehen,

eine fünfte Transistorvorrichtung (QS), angeordnet zwischen der ersten (14) und zweiten (t6) Datenverriegelungs-Ausgangsklemme und mit einer Verbindung der Steuerelektrode der ersten Transistorvorrichtung (Q 3) mit der zweiten Datenverriegelungs-Ausgangsklemme (16) und mit einer Verbindung der Steuerelektrode der dritten Transistorvorrichtung (Q 4) mit der ersten Daten verriegelungs-Ausgangsk!emme(14),

eine sechste Transistorvorrichtung (Q 6), angeordnet zwischen der Versorgungs-Spannungsquelle und einem elektrischen Verbindungspunkt der einen Leitungspfadelektrode der zweiten (Q 1) und vierten (Q 2) Transistorvorrichtungen,
eine Tastsignalquelle für sich wiederholende Tastsignale, verbunden mit den entsprechenden Steuerelektroden der fünften und sechsten Transistorvorrichtungen, wodurch die fünfte Transistorvorrichtung (QS) während eines ersten Tastintervalls leitend gemacht wird, und wubei ferner die sechste Transistorvorrichtung (Q 6) während eines zweiten Tastintervalls leitend gemacht wird, dadurch gekennzeichnet,

daß die Kanalbreiten in den ersten und dritten Transistorvorrichtungen (Q 3, Q 4) größer sind als die Kanalbreiten der zweiten und vierten Transistorvorrichtungen (Qi, Q 2).

2. Leseverstärker nach Anspruch 1, dadurch gekennzeichnet, daß die erste und dritte Transistorvorrichtung jeweils ein p-Kanal-Feldeffekttransistor ist, und daß die zweite und vierte Transistorvorrichtung jeweils ein n-Kanal-Feldeffekttransistor ist.

3. Leseverstärker nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zwei Verstärkerstufen vorgesehen sind, die jeweils mit den Datenverriegelungs-Ausgangsklemmen verbunden sind.

4. Leseverstärker nach Anspruch 3, dadurch gekennzeichnet, daß jede der beiden Verstärkerstufen aus einem Paar von in Serie geschalteten Feldeffekttransistoren von einander entgegengesetztem Leitfähigkeitstyp aufgebaut ist.

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