JPH04155696A - Ｒｏｍの欠陥救済方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般的には集積回路で実現されるメモリに関
するものである。より詳細には、歩留り向上のための冗
長部分を有する読みだし専用メモリ（ＲＯＭ）に関する
ものである。

〔従来の技術〕

マスクＲＯＭの欠陥救済をおこなう従来例として、特開
平１−２４１１００号公報に開示されている方法が挙げ
られる。

〔発明が解決しようとする課題〕

上記従来例で示されるＲＯＭの欠陥救済法では、連続し
た領域（例えばアドレス１０００〜ＩＦＦＦ）が同一デ
ータ（例えばオール０）の場合のみ欠陥救済が可能であ
る。プログラムあるいは種々のデータが格納されている
領域の欠陥救済はできながつた・ 本発明の目的は、マスクＲＯＭの任意の１アドレスに製
造欠陥が生じても、この欠陥を補正し１、　　所期のデ
ータ高力をおこなうようなＲＯＭを提供することである
。

〔課題を解決するための手段〕

上記目的を達成するために、欠陥アドレス記憶回路、欠
陥パターン記憶回路および欠陥が存在するかどうか記憶
する回路を、チップ内に設ける。

〔作用〕

チップ製造時に、チップ外あるいはチップ内の手段によ
って、欠陥アドレスと欠陥パターンを計算し、前記記憶
回路に書き込みをおこなう。以降のアクセスにおいて、
欠陥アドレスにアクセスがおこなわれた場合、欠陥パタ
ーンを用いて読み呂されたパターンを補正し、所期のデ
ータを出力するようにする。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第１図は本発明の一実施例を示す図である。本実施例で
は、１９ビツトのアドレスＡＯ〜Ａ１８を入力し、８ビ
ツトのデータＤｏ−Ｄ７を出力する。

２１９個のアドレスに対して８ビツトデータを出力する
ので、４ＭビットＲＯＭの一例である。

アドレスＡＯ〜Ａ１８はアドレスピン１から入力され、
データＤｏ−Ｄ７はデータピン２から出力される。クロ
ックイネーブル（３百）ピン３および出力イネーブル（
３百）ピン４は従来のＲＯＭ（例えば日立製作所製ＨＮ
６２３０４）にも具備されている。■ピンにハイレベル
が入力されると、インバータ５の出力がローレベル、３
ステートバツフア６の出力は高インピーダンス状態、Ａ
ＮＤゲート７の出力はローレベルとなり、出力バッファ
８の出力は、高インピーダンス状態となる。一方、８百
ピンにローレベルが入力されると、インバータ５の出力
がハイレベル、３ステートバツフア６の出力はＯＥ倍信
号反対極性値、ＡＮＤゲート７の出力はＯＥ倍信号反対
極性値となる。

このとき、出力バッファ８の出力は、ＯＥ倍信号ハイレ
ベルのとき高インピーダンス状態、ＯＥ倍信号ローレベ
ルのときマルチプレクサ９の出力をデータピン２に出力
する。

読みだし専用メモリ部（ＲＯＭ部）１０は、従来のＲＯ
Ｍと同様の働きをする。すなわち、１９ビツトのアドレ
スＡＯ−Ａ１８を信号線１１を通して入力し、指定され
たアドレスの内容を８ビツトの信号線ＲＯＭｄ−０−Ｒ
ＯＭｄ−７に出力する。

第１図の実施例では、ＲＯＭ部１０に生じた製造欠陥を
救済することを目的として、欠陥救済モード設定部２０
．ヒユーズアドレスデコーダ３０゜ヒユーズ４０（ヒユ
ーズＯ）、ヒユーズ５０（ヒユーズ１）、１９ビット比
較器６０．ヒユーズ７０（ヒユーズ２）がチップ上に集
積化されている。また、高電圧印加ピン８ｏが備えられ
ている。

第１図の実施例では、ＲＯＭチップが製造欠陥を含んで
いるかどうかテストするために、ＬＳＩテスタを用いる
。すなわち、アドレスピンＡＯ〜Ａ１８にオール０から
オール１までの２１′通りのアドレスを与え、データピ
ンＤｏ−Ｄ７からの出力を期待値と比較し、テストする
。その結果、あるアドレスＸに欠陥が発見された場合、
アドレスＸをヒユーズＯに、所期のデータをヒユーズ２
に記憶させる。また、ヒユーズ１に書き込みをおこない
、信号線Ｆ１をハイレベルにし、ＡＮＤゲート５２を通
して、１９ビツト比較器６０の出力を有効化する。

ヒユーズ０．１および２への書き込みは次のようにして
おこなわれる。欠陥救済モード設定部２０によって、チ
ップを欠陥救済モードに設定する。次に、書き込みをお
こなうヒユーズのアドレスをＡＯ〜Ａ４に設定する。こ
の実施例では、ヒユーズが２８個存在するので、ヒユー
ズアドレスは５ビツトあればよい。この後、高電圧ピン
に高電圧を加えることにより、書き込みがおこなわれる
。

欠陥救済後、通常動作モードにおいて、１９ビツト比較
器６０は、アドレス信号ＡＯ−Ａ１８とヒユーズ０に記
憶されたアドレスを比較する。−致した場合には、マル
チプレクサ９を通して、ヒユーズ２の値をデータピンＤ
○〜Ｄ７に出力する。

一致しなかった場合には、ＲＯＭ部１０からの値がその
ままデータピンＤｏ−Ｄ７に出力される。

欠陥救済モード設定部２ｏは、チップを欠陥救済モード
に設定する。欠陥救済モードでは、信号線ＫＭがハイレ
ベルになる。欠陥救済モード設定部２ｏは１例えば、欠
陥救済モード設定ピンを設けることにより達成される。

ヒユーズアドレスデコーダ３０は、２８個のヒユーズの
うち１個を選択するものである。入力は、アドレス信号
ＡＯ−Ａ４および欠陥救済モード設定部からの信号ＫＭ
である。出力は、ヒユーズ選択信号ｆＯ−ｆ２７である
。ヒユーズアドレスデコーダ３０の真理値表を表１に示
す、信号線ＫＭがハイレベルのとき、アドレス信号ＡＯ
−Ａ４に従ってヒユーズ選択信号ｆＯ−ｆ２７が選択さ
れる。信号線ＫＭがローレベルのとき、アドレス信号Ａ
Ｏ−Ａ４の値にかかわらずヒユーズ選択信号ｆＯ〜ｆ２
７はローレベルである。

ヒユーズ１の一構成例を第２図に示す。第２図寸ロｏｏ
０００ロ０ロ０ロ０００−０ 一ロ０００口００００００００　、＋　０口Ｃ−Ｊ　０
０００００００００００−（：）　０　Ｑ−〇〇〇〇〇
〇〇〇〇〇〇−００ｏＯ ＮＯｏＯＣｌ　＋Ｉ　＋−１−−０００１Ｏ＋−１＋１
　＋１−（）　００　ｅｌ　００００００００００００
０さ口００　（：１　ｅｌ　０　（：ｌロロロ０　Ｑ　
００００Ｃｏ　　（）　　０　　ｅｌ　　ｅｌ　　０　
０　０　ロ　６　　（）　　６　０　０　０　０　０の
０００ロ０ロ０００　Ｃ１０００００。

」　　、Ｏｏ　０８０−　ロ　−０００＋−１０−Ｏｆ
”−ｍ　（）　０　Ｃ）　０　ｅ＋ロ０ローーーーーー
ーー〇〇〇〇〇〇〇　〇　〇　〇　〇　〇　〇　〇　〇
　〇　〇１−００００ロ０ロＣ）　０００−ｓ　Ｃ）０
００ロロ０ロロ００００００ロー００００　（１）　０
１０００００００００　ｍ　０００００００？　Ｃ１０
００００００−ロ０００００００ｃｆ′３Ｃ１００Ｃ１
０００−＋０００００００　Ｃ）　ＯＮＯロロ００ｏ−
００口０◇０００００ｍ　０００００−０　Ｃ１０００
０００００６００口００−ｏロ０ロｏＯΩ０００００■
口００−００００００００口００００めｏＯ−０ロロ０
０　Ｑ　０００００００　Ｃ）ｔ−０−ｍ　０００口０
００口０　Ｃ）　０００　Ｃ１０ローロロ（：＋　００
０００口０００００　Ｃ１０Ｌｌ’）　　０　０　　Ｃ
１０００（）　　０　　ロ　０　０　　Ｃ）　　６　０
　　（）　　０　０Ｑ　Ｑ　ｍ　０−＋　（）−〇−〇
−〇−０−ｏ−℃曽０ｏ−−００−一〇〇−−〇〇−−
１ＮＯＯ００−−−−００００−ｍ−−１−１００００
００口□　−＋１　＋−１＋−Ｍ−−−−’Ｔ５（）　
−一＋−（−＋１　＋１−＋−１−一＋−１＋−１−＋
１−一−６の回路は、ヒユーズ５０１．抵抗５０２、ト
ランジスタ５０３，５０４，５０５から構成されている
。チップ製造時には、ヒユーズ５０１は接続状態である
。ヒユーズ５０１を切断するためには、高電圧端子５０
６に高電圧（例えばｌ０Ｖ）を加え、信号線ｆ１９をハ
イレベルにする。このとき、電流がヒユーズ５０１およ
びトランジスタ５０３を流れ、ヒユーズ５０１は切断さ
れる。

ヒユーズ５０１が切断された場合、抵抗５０２を通して
、トランジスタ５０４のゲートにハイレベルが加えられ
、トランジスタ５０４は導通状態となり、ノード５０７
はローレベルとなる。このとき、トランジスタ５０５の
ゲートにローレベルが加えられ、トランジスタ５０５は
オフ状態となり、ノード５０８はハイレベルとなる。以
上のように、ヒユーズが切断された場合には、出力信号
Ｆ１はハイレベルとなる。

一方、チップ製造時には、ヒユーズ５０１が接続状態で
ある。電源投入時にノード５０７にハイレベルのパルス
を加えることにより、出力信号Ｆ１をローレベルに設定
することができる。ヒユーズを切断した場合、ノード５
０７にハイレベルのパルスを加えても、出力信号Ｆ１は
ハイレベルとなる。

第３図は、欠陥アドレスを記憶するためのヒユーズ０の
一構成例である。第３図では、第２図で示されたヒユー
ズセルと同一のセルＦＵＳＥＯ−０−ＦＵＳＥＯ−１８
が示されている。それぞれヒユーズ選択信号ｆＯ−ｆ１
８を入力し、信号ＦＯ−０〜ＦＯ−１８を出力する。ヒ
ユーズセル内のヒユーズをプログラムすることにより、
１９ビツトのアドレスを記憶することができる。

第４図は、データを記憶するためのヒユーズ２の一構成
例である。第２図で示されたヒユーズセルと同一のセル
ＦＵＳＥ２−０〜ＦＵＳＥＩ−７が使用されている。そ
れぞれ、ヒユーズアドレスデコーダからのヒユーズ選択
信号ｆ２０−ｆ２７を入力し、信号Ｆ２−〇〜Ｆ２−７
を出力する。

ヒユーズセル内のヒユーズをプログラムすることにより
、８ビツトのデータを記憶することができる。

第５図は本発明の第２の実施例を示す図である。

第１の実施例では、欠陥のアドレスおよびデータは外部
のテスタで調べた。第２の実施例では、誤り訂正符号を
用いて、チップ内部で欠陥アドレスと欠陥パターンを計
算する。リードソロモン符号を、誤り訂正符号として用
いる。

第５図で示される実施例では、第１図の例と同様、１９
ビツトのアドレスＡＯ〜Ａ１８を入力し、８ビツトのデ
ータＤｏ−Ｄ７を出力する。アドレスＡＯ−Ａ１８はア
ドレスピン１から入力され、データＤｏ−Ｄ７はデータ
ピン２から出力される。

クロックイネーブル（ＣＥ）ピン３および出力イネーブ
ル（丁）ピン４の働きは、第１図で示される実施例と同
一である。これらの信号の説明は省略する。

読みだし専用メモリ部（ＲＯＭ部）１０は、従来のＲＯ
Ｍと同様の働きをする。すなわち、１９ビツトのアドレ
スＡＯ−Ａ１８を入力し、指定されたアドレスの内容を
出力する。

第５図の実施例では、第１図で示される例と同様、ヒユ
ーズアドレスデコーダ３０．１９ビツト比較器６ｏがチ
ップ上に集積化されている。また、高電圧印加ピン（図
面を見やすくするため図示されていない）が備えられて
いる。

第１図で示される例と類似（必ずしも同一ではない）の
ものとして、テスト／欠陥救済モード設定部１２０．ヒ
ユーズ１４０（ヒユーズ１１）。

ヒユーズ１５０（ヒユーズ１ｏ）、ヒユーズ１７０（ヒ
ユーズ１２）が集積化されている。

さらに、第１図で示される実施例に加え、ラッチ２１０
（う７チ１）、ラッチ２２０（ラッチＯ）、リードソロ
モン符号の第０のパリティ記憶部２４０（Ｒ８ｐＯ）、
マルチプレクサ２８０．８ビツト多入力シフトレジスタ
２６０　（ＭＩＳＲＯ）、リードソロモン符号の第１の
パリティ記憶部２３０（Ｒ８ｐｌ）、マルチプレクサ２
７０．２０ビツト多入力シフトレジスタ２５０　（ＭＩ
ＳＲＩ）。

１２ビット０検出回路３００．８ビット比較器３２０．
８ビツト０検出回路３１０．および補正回路３３０が集
積化されている。

第２の実施例では１通常動作以外にテスト／欠陥救済モ
ードで動作する。テスト／欠陥救済モードでは、製造欠
陥のテストとヒユーズへの書き込みがおこなわれる。欠
陥が発見されたとき、ラッチＯにハイレベルが設定され
、欠陥のアドレスおよびパターンは、それぞれラッチｌ
、ＭＩＳＲＯに記憶される。さらに、ラッチ０．ラッチ
１゜ＭＩ　ＳＲＩにに従って、ヒユーズ１０．ヒユーズ
１１、ヒユーズ１２に書き込みをおこなう。

テスト／欠陥救済モードの設定は、テスト／欠陥救済モ
ード設定部１２０によっておこなわれる。

例えば、テスト／欠陥救済モード設定ピンを設けること
によって達成される。テスト／欠陥救済モードに設定さ
れると、信号線ＴＫＭはハイレベルとなる。このとき、
インバータ１２１の出力はローレベルとなり、ＡＮＤゲ
ート７の出力もローレベルとなる。その結果、３ステー
トバツフア８は高インピーダンス状態となる。このとき
、データピンＤｏ−Ｄ６は入力ピンとして使用される。

すなわち、Ｄｏピンは高電圧モード（ＨＶＭ）入力、Ｄ
１ビンはクロックφ。入力、Ｄ２ビンはクロックφ１人
力、Ｄ３ピンはリセット（ｒｅｓｅｔ）入力、Ｄ４ビン
はシフトイネーブル（ＳＥ）入力、Ｄ５およびＤ６ビン
はマルチプレクサ選択ｍｏ、ｍ１入力として使用される
。

ＨＶＭ信号とＴＫＭ信号がともにハイレベルのとき、Ｋ
Ｍ倍信号ハイレベルとなり、ヒユーズの切断が可能とな
る。φ。、φ１は２相のノンオーバラップクロックチあ
り、ＭＩＳＲＯ，ＭＩＳＲＩはこのクロックに同期して
動作する＊　ｒｅｓｅｔ信号は、ラッチＯ，ＭＩＳＲＯ
，ＭＩＳＲ１等の初期化をおこなう信号であり、ハイレ
ベルのパルスが入力されると、ラッチＯ，ＭＩＳＲＯお
よびＭＩ　ＳＲＩはオールＯに初期化される。ＳＥ倍信
号、ＭＩＳＲＯおよびＭＩＳＲＩのシフト動作を可能に
する信号である。ｍｏ、ｍｌ信号はマルチプレクサ２７
０，２８０の制御をおこなう信号である。

ＲＯＭ部１０に生じた欠陥のアドレスとバターンを計算
する方法について説明する。チップをテスト／欠陥救済
モードに設定し、リセット入力にハイレベルのパルスを
入力し、ラッチＯ、ＭＩＳＲＯ。

ＭＩＳＲＩをオールＯに設定しておく必要がある欠陥の
アドレスおよびパターン計算は、次の３ステツプから成
っている。

（１）シンドローム計算 （２）ダミーシフト （３）誤り位Ｉ／パターン計算 それぞれのステップについて説明する前に、ＭＩＳＲＯ
およびＭＩＳＲＩについて説明する。

第６図に、ＭＩＳＲＯおよびマルチプレクサ２８０の回
路図を示す。

ＭＩＳＲＯは８個のシフトレジスタセルＭＩＳＲＯ−Ｏ
−ＭＩＳＲＯ−７から成っている。それぞれのレジスタ
セルは、ＥＯＲゲート６０１、クロックドインバータ６
０２，６０３、ＮＯＲゲート６０４、クロックドインバ
ータ６０５および６０６、インバータ６０７から構成さ
れている。クロックドインバータ６０２，６０３、ＮＯ
Ｒゲート６０４は、マスターラッチｍ１ｓｒ　　ｍを構
成し、クロックゲート６０５および６０６、インバータ
６０７は、スレーブラッチｍ１ｓｒ　　ｓを構成する。

マルチプレクサ２８０は８個のセルＭＵＸＯ−０〜ＭＵ
ＸＯ−７から成っている。マルチプレクサ２８０の入力
は、ＲＯＭ部１０からのデータＲＯＭｄ−０〜ＲＯＭｄ
−７、リードソロモン符号の第０のパリティ記憶部２４
０からの信号Ｒ５ＰＯ−Ｏ〜Ｒ８ｐ−７、制御信号ｍｏ
、ｍｌである。

マルチプレクサ２８０　（２７０）の真理値表を表２に
示す。

シフトイネーブル信号（Ｓ　Ｅ）とクロックφ１の論理
積が、ＡＮＤゲート４１０によって生成される。マスタ
ー側のラッチｍ１ｓｒ　　ｍは、ＡＮＤゲート４１０の
出力で駆動される。マスター側のラッチｍ１ｓｒ　　ｍ
が保持する値は、クロックφ□に同期して変化する。ス
レーブ側のラッチｍ１ｓｒ　　ｓはクロックφ。で駆動
されており、クロックφ。に同期して保持する値が変化
する。

リセット入力にハイレベルが入力されるとマス表２　マ
ルチプレクサ２８０　（２７０）の真理値表ｍｏ　　　
　ｍｌ　　　出力 ０　　　　１　　　ＲＯＭｄ−０〜ＲＯＭｄ−７１　　
　　０　　　Ｒ８ｐＯ−０〜Ｒ８ｐＯ−７（Ｒ８ｐ　ｌ
−０−Ｒ８ｐ　１−７） １　　　１　　禁止 ター側のｍ１ａｒ　　ｍがリセットされる。スレーブ側
のｍ１ｓｒｓはクロックφ。で駆動されており、φ。が
ハイレベルとなったときリセットされる。

ＭＩＳＲＯ−０〜ＭＩＳＲＯ−７の出力ＭＯ−０−ＭＯ
−７は、８ｂ比較器３１０（第５図）および８ｂ比較器
３２０（第５図）に出力される。

同時に、ＭＩ　ＳＲＯ−０−ＭｒＳＲＯ−７からの出力
６０８はそれぞれそれ自身のレジスタに入力される。

第７図に、ＭＩＳＲＩおよびマルチプレクサ２７０の回
路図を示す。ＭＩＳＲＩは２０個のセルＭＩＳＲＩ−０
〜ＭＩＳＲＩ−１９から成っている。それぞれのレジス
タセルは、第６図のレジスタセルと同一である。マルチ
プレクサ２７０は、８個のマルチプレクサセルＭＵＸＩ
−０〜ＭＵＸ１−７から成っている。マルチプレクサセ
ルは、第６図のマルチプレクサセルと同一である。マル
チプレクサ２７０の入力は、ＲＯＭｄ−０〜ＲＯＭｄ−
７．Ｒ８ｐ　１−０＝Ｒ８ｐ　１−７、制御信号ｍｏ、
ｍｌである。

ＭＩＳＲＩ−０−ＭＩＳＲＩ−１８からの出力６０８は
それぞれそれ次段のレジスタに入力される。また、ＭＩ
ＳＲＩ−１９（７）出力は、　ＭＩＳＲＩ−ＯおよびＥ
ＯＲゲート４００に入力される。ＥＯ）！ゲート４００
のもう１つの入力はＭＵＸｌ−３からであり、ＭＩＳＲ
Ｉ−３に出力される。すなわち、ＭＩＳＲＩは次の多項
式によって、シフトの仕方が決定されている。

Ｇ（ｘ）＝１＋ｘ”＋ｘ” この多項式は原始多項式である。

ＭＩＳＲＩ−０−ＭＩＳＲｌ−７からの出力Ｍｌ−０−
Ｍｌ−７は、８ｂ比較器３２０（第５図）に出力される
。また、ＭＩ　５ＲＩ−８〜ＭＩＳＲＩ−１９の出力Ｍ
１−８〜Ｍｌ−１９は、１２ｂＯ検出器３００　（第５
図）に出力される。

ＲＯＭ部の欠陥アドレスおよび欠陥パターン計算の３ス
テツプについて説明する。

（１）シンドローム計算 シンドローム計算では、前もって計算されたリードソロ
モン符号のパリティＲ８ｐＯおよびＲ５ｐｌを、それぞ
れＭＩＳＲＯおよびＭＩＳＲＩに入力し、引き続き２″
個１７）ＲＯＭデータをＭＩＳＲＯおよびＭＩ　ＳＲＩ
へ入力する。

シンドローム計算のタイムチャートを第８図に示す。ク
ロックサイクルｌｒで、ｒｅｓｅｔ信号がローレベルに
なる。ＭＩＳＲＯおよびＭＩ　ＳＲＩはオールＯにリセ
ットされている。

クロックサイクルｉｓでは、ｍｏがハイレベル、ｍｌが
ローレベルに設定される。マルチプレクサ２８０および
２７０は、それぞれＲ８ＰＯおよびＲ５ｐｌを選択する
ので、ＭＩＳＲＯおよびＭＩ　ＳＲ１には、Ｒ８ｐＯお
よびＲ３ｐｌが設定される。

クロックサイクル１０では、クロックφ。の立上りに同
期して、アドレス入力ピン１からオールＯが入力される
。すなわち、ＡＯ−Ａ１８の値はオールＯとなる。ＲＯ
Ｍ部１０からの出力データＲＯＭｄ−０〜ＲＯＭｄ−７
の値は、ＲＯＭのアクセス時間ｔｒだけ遅れて、Ｏ番地
の内容ａ、どなる。シフトイネーブル信号ＳＥ、マルチ
プレクサ選択信号ｍｏ、ｍｌはそれぞれハイレベル、ロ
ーレベル、ハイレベルが入力される。従って、マルチプ
レクサ２７０．２８０の出力はａ６となり、ＭＩＳＲＯ
およびＭＩＳＲＩはシフト動作を開始する。ＲＯＭ部１
０からの出力データａ０は、マルチプレクサ２７０，２
８０の遅延時間ｔ、の後、ＭＩＳＲＯおよびＭＩＳＲＩ
に入力される。

ＭＩ　ＳＲＯおよびＭＩＳＲＩの値は、それぞれ。

ａ′。、ａ′。どなる。

ＭＩ　ＳＲＯはビット毎の排他的論理和なので、ａ’　
、＝ａ、＋Ｒ５ｐ　０ と表すことができる。

一方、ＭＩＳＲＩはＧＦ（２’″）のα乗算回路とみな
せる。例えば、宮用洋、岩垂好裕、今井秀樹著「符号理
論」、昭晃堂、昭和５１年参照を参照のこと。したがっ
て、ａ′ｏは次式のように表される。αはガロア体の原
始比を表す。

ａ’、＝ａ、＋Ｒ８ＰＩＸα クロックサイクル１−１では、ＡＯ〜Ａ１８信号として
、００．．０１が入力される。ＲＯＭ部１ｏからの出力
データＲＯＭｄ−０−ＲＯＭｄ−７の値は、１番地の内
容ａ、となる。シフトイネーブル信号ＳＥ、マルチプレ
クサ制御信号ｍＯ。

ｍｌはそれぞれハイレベル、ローレベル、ハイレベルの
ままである。

ＲＯＭ部１０からの出力データａ１は、ＭＩＳＲＯおよ
びＭＩ　ＳＲＩに入力される。ＭＩ　ＳＲＯおよびＭＩ
ＳＲＩの値は、それぞれａ′いａ′。を１クロック分シ
フトした値にａｉをビット毎にＥＯＲしたものとなる。

すなわち、次式が成り立つ。

ａ’　１＝ａ１＋ａ、＋Ｒ８ｐＯ ａ’１＝ａ１＋ａＯＸα＋Ｒ８ｐＯＸａ”同様に、クロ
ックサイクル０　２”−１でＡＯ〜Ａ１８信号として、
オール１が入力される。

ＲＯＭ部１０からの出力データＲＯＭｄ−０〜ＲＯＭｄ
−７の値は、２”−１番地の内容ａｋ−０となる。但し
、ｋはＲＯＭのデータ数を表し、ｋ＝２” である。シフトイネーブル信号ＳＥ、マルチプレクサ制
御信号ｍＯ，ｍｌ、はそれぞれハイレベル、ローレベル
、ハイレベルのままである。ＭＩＳＲＯおよびＭＩＳＲ
Ｉの値は、クロックサイクル１　２”−２におけるＭＩ
ＳＲの内容を１クロック分シフトした値にａｈ−、をビ
ットごとにＦＯＲしたものとなる。このクロックサイク
ルで、ＭＩＳＲＯおよびＭＩＳＲＩには、それぞれシン
ドロームＳｏ、Ｓｌが得られる。Ｓｏ、Ｓｌは、次式で
表される。

５Ｏ＝ａｈ−０＋−＋ａｇ＋Ｒ８ｐＯ Ｓ　１　＝ａｋ−□十−＋　ａ、Ｘ　（Ｅｋ−”＋Ｒ８
Ｐ　ＯＸ　ａ’（２）ダミーシフト このステップでは、マルチプレクサ２７０おび２８０の
出力をオールＯに設定し、２１９回のフトをおこなう。

ダミーシフトのタイムチャーを第９図に示す。クロック
サイクル２０がら２”−１まで、シフトイネーブル信号
ＳＥ。

ｎｏ、ｍｌはそれぞれハイレベル、ローレベルハイレベ
ルである。

ＭＩＳＲＯは、自分自身とオール０のビットとのオール
Ｏをとるため、ＳＯのままである。

ＭＩ　ＳＲＩは、Ｓｌを初期値として２１′回シフされ
る。

（３）欠陥位Ｉｆ／パターン計算 このステップでは、ＭＩＳＲＯおよびＭＩＳの下位８ビ
ツトが一致するまでシフトし、その：フト回数を計算す
る。

誤り位！／パターン計算のタイムチャートを１１０図に
示す。

クロックサイクル３−ｊにおいて、アドレスＡＯ−Ａ１
８にはｊが入力され、ＲＯＭｄ〜ＯＲＯＭｄ−７の値は
ａ−となる。ＭＩＳＲＯ（よ　　値は、５Ｏ＝ｅ＝のま
まである。一方、ＭＩＳＲＩのシ　　値は、ＳＩＸαに
＋′＝ｅＪとなる。このとき、　ＡＮＤト　　　ゲート
３５０がハイレベルとなり、ラッチＯにハ２　　イレベ
ルが設定され、ラッチ１にはアドレスＡＯ〜Ａ１８の値
すなわちｊが設定される。

以上のように、ＲＯＭ部１０に１アドレスの欠陥が生じ
た場合、ラッチＯにハイレベルが設定さご　　れ、ラッ
チ１に欠陥アドレスが記憶され、にｌ５ＲＯに欠陥パタ
ーンが記憶される。

ト　　　　ＲＯＭ部１０に欠陥が生じなかったとき。

ＭＩＳＲＯはオールＯとなる。このため、８ビツト０検
出回路３１０はハイレベルとなり、インバＲ−夕３４０
の出力はローレベルとなる。この結果。

７　　　　ＡＮＤゲート３５０の出力はローレベルのま
まとなり、ラッチＯはローレベル（初期値）のままで朽
　　　ある。

以上の方法によって、欠陥位置と欠陥パターンが計算で
きる理由を説明する。符号理論（例えば。

前出、宮用洋他著ｒ符号理論」）の側面から説明り　　
　すると、この方法は単一誤り訂正リードソロモン符号
を用いているので、１つのアドレスに生じ力欠陥の位置
とそのパターンが計算可能ということになる。

単一誤り訂正リードソロモン符号では、２っＣパリティ
Ｒ５ｐａｒｉｔｙ　ＯおよびＲＳｐａｒｉｔｙ　１が前
もって計算される。アドレスｉ　（０≦ｉ≦２”−１）
ＳＲＯＭデータを８１と表す。このとき、ＲＳｐａｒｉ
ｔｙ（およびＲＳｐａｒｉｔｙ　１は以下のように表さ
れる。

ＲＳｐａｒｉｔｙ　Ｏ＝　ａ　ｋ−１十ａ　ｋ−２＋　
−十ａ　。

ＲＳｐａｒｉｔｙ　１　＝　ａ　ｋ−１＋　ａ　ｋ−２
ａ　＋　９１．十ａ　。ａ　ｋ−”ａ　ｉＥ　Ｇ　Ｆ　
（２”Ｌ　Ｏ≦ｉ≦２”　　１第５図の例では、にはＲ
ＯＭのデータ数を表し、ｋ＝２” である、ＧＦ（２”）は要素数２２ｅ′のガロア体を表
す、第５図の例では、ＭＩＳＲＩのシフトレジスタ段数
が２０段なので、ＲＯＭデータの各々はガロア体Ｇ　Ｆ
　（２２ｏ）の元とみなすことができる。αはガロア体
の原始元を表す、第５図の例では、αは多項式 ％式％ によって定義されるＧ　Ｆ　（２”）の原始元を表す。

第５図中のＲＳｐＯには、上記Ｒ５ｐａｒｉｔｙ　Ｏが
記憶されている。すなわち、 ）　　　　　ＲＳ　ｐ　Ｏ＝Ｒ５ｐａｒｉｔｙ　Ｏであ
る。第５図中のＲ５ｐｌには、上記Ｒ３ｐａｒｉｔｙ：
　　　１にαに−Ｘ　を乗じたものが格納される。、す
なわ）ち Ｒ５Ｐｌ＝Ｒ５ｐａｒｉｔｙＩＸａ” が記憶されている。

マスクＲＯＭでは、記憶するデータａ。、ａ２゜・・・
、　ａｋ−□が決まった時点で、ＲＳｐＯおよびＲ５ｐ
ｌが計算できる。

まず、ＲＯＭ部１０に欠陥が含まれない場合のシンドロ
ームＳＯおよびＳｌを考える。　ＭＩＳＲＯおよびＭ　
Ｉ　Ｓ　Ｒ１ニは、最初、それぞれＲ３ｐＯＲ５ｐ　ｌ
が入力され、続いて２１″個のデータａゎ、ａｌ、・・
・。

ａｋ−０が入力される。ＭＩＳＲＯおよびＭＩＳＲＩは
、それぞれ、ガロア体Ｇ　Ｆ　（２”）上でのα’（＝
１）乗算回路、α乗算回路と考えることができる（前出
、宮用他、第１１９頁参照）。従って、最後のデータａ
ｋ−０が入力されたときのＭＩＳＲＯの値、すなわちＳ
Ｏは、 ５Ｏ＝ａｋ−２＋ａｋ−ｚ＋・・＋８６＋Ｒ８ｐ　Ｏ＝
０ となる。同様に、最後のデータａｍ−，が入力されたと
きのＭＩ　ＳＲＩの値、すなわちＳｌは５１＝ａｈ−０
＋ａｂ−２α＋−−）ａ、α’−”＋Ｒ８ｐｌＸｃｚｋ ＝ａｋ−１＋ａｋ−、ａ＋−・＋ａ、ａｋ−”＋　Ｒ５
ｐａｒｉｔｙ　Ｉ　Ｘ　ａ　”　Ｘ　（Ｅ　’となる。

ｋ−１＋に＝２”＋２１９−１ ＝２”−１ なので、次式が成立する。

αに−”’＝１ したがって、シンドロームＳ１は、 Ｓ　＝　Ｒ５ｐａｒｉｔｙ　ｌ　＋　Ｒ５ｐａｒｉｔｙ
　１＝Ｏ となる。

次に、アドレスｊ　（０≦ｊ≦２”−１）に欠陥パター
ンｅＪが含まれている場合を考える。

ＭＩＳＲＯにＲＳ　ｐ　Ｏ、Ａ６．　・・・、ａｍ−、
が入力されたときの値、すなわちＳＯは、 ５Ｏ＝ａｈ−１＋ａｋ−０＋・・・＋（ａ、＋ｅ□）＋
・・・＋８゜＋Ｒ８ｐ　０ ＝ｅＪ となる。ＭＩ　ＳＲＩにＲ”　Ｐ　１ｔ　ａｏ、”’ｓ
　ａｈ−１が入力されたときの値、すなわちＳｌはＳＬ
”ａｈ−０＋ａｋ−、α＋−＋（ａＪ＋ｅＪ）αに一’
−’＋−＋ａ０＋Ｒ８ｐｌＸα’ ”ｅ　　ｊ　α　ｋ−Ｊ−１ となる。すなわち、ＭＩＳＲＯは、欠陥パターンｅ４と
なり、ＭＩＳＲＩは欠陥パターンｅ１にαに−Ｊ−１を
乗じたものとなる。

ｋ回のダミーシフト後、ＭＩ　ＳＲＩを５回シフトして
、ＭＩＳＲＯとＭＩ　ＳＲＩが一致した場合を考える。

ＭＩＳＲｌはα乗算回路とみなすことができるので、 ｅ４ａ賢−”Ｘａ’Ｘａ’＝ｅ’ が成立する。＠　、＝　ｅ　Ｊ　（Ｅ　ｋ−’−１なの
で、次式が成立する。

ｋ−ｊ−１＋に＋Ｊ＝に十に−１ よって、シフト回数Ｊは次式のように表される。

Ｊ＝ｊ すなわち、ＳＯおよびＳｌを初期値として、ＭＩＳＲＯ
およびＭＩＳＲＩをに回ダミーシフトし、さらに５回シ
フトしてその内容が一致したとき、シフト回数は欠陥ア
ドレスｊと等しくなる。

以上まとめると、次の３ステツプによって、欠陥アドレ
スと欠陥パターンが計算できる。

（１）ＭＩＳＲＯに、ＲＳ　ｐ　Ｏ＊　ａｏｔ　ａｘｅ
　”’＊ａｋ−，を入力し、ＳＯを計算する。同時に、
ＭＩＳＲＩにＲ８ＰＩ、ａｎｔ　ａ１＋　”’ｔ　ａｂ
　＋ｌを入力し、Ｓｌを計算する。

（２）ＭＩＳＲＯおよびＭＩＳＲＩをに回シフトする。

（３）ＭＩＳＲＯおよびＭＩＳＲＩが一致するまでシフ
トする。このときのシフト回数ｊが欠陥アドレスであり
９Ｍｌ５ＲＯの内容が欠陥パターンである。

ＲＯＭ部１０に、欠陥が存在しない場合、説明したよう
に、ＭＩ　ＳＲＯとＭＩ　ＳＲＩはともにオール０とな
る。

また、ＲＯＭ部１０に、２力所以上の欠陥が存在する場
合、ステップ３において、ＭＩＳＲＯとＭＩＳＲＩが一
致しないか、あるいは誤訂正されてしまう。

次に、欠陥救済モードについて説明する。第１の実施例
の欠陥救済モードと類似であるが、次の点が異なる。第
１の実施例では、切断するヒユーズのアドレスをＡＯ−
Ａ４に設定し、高電圧ピンに高電圧を加えることにより
、切断がおこなわれていた。一方、第５図の実施例では
、ラッチに記憶されている値によってヒユーズを切断す
るかどうかが決定する。すなわち、２８個のヒユーズア
ドレスのすべてが１度ずつ選択され、切断されるかどう
かはラッチ０、ラッチ１およびラッチ２の値によって決
定される。

ヒユーズアドレスデコーダ３ｏは、第１の実施例と同様
、２８個のヒユーズのうち１個を選択する。入力は、ア
ドレス信号ＡＯ−Ａ４およびＡＮＤゲート３６０からの
出力ＫＭ（欠陥救済モード）信号である。出力は、ヒユ
ーズ選択信号ｆＯ〜ｆ２７である。ヒユーズアドレスデ
コーダ３０の真理値表は表１と同一である。ＫＭ倍信号
テスト／欠陥救済モード設定部１２０と高電圧モード（
ＨＶＭ信号）の両方がハイレベルのとき、ハイレベルと
なる。ＨＶＭ信号は、テスト／欠陥救済モードにおいて
、データビンＤＯにハイレベルを加えることによりハイ
レベルとなる。

ヒユーズ１０の一構成例を第１１図に示す。第２図との
相違は、ＡＮＤゲート５０９が追加され。

それに伴い入力信号ＬＯが追加されたことである。

チップ製造時には、ヒユーズ５０１は接続状態である。

信号線ｆ１９と信号線ＬＯがともにハイレベルで、かつ
、高電圧端子５０６に高電圧（例えば１０■）を加える
と、電流がヒユーズ５０１およびトランジスタ５０３を
流れ、ヒユーズ５０１が切断される。

ヒユーズ回路の動作は、第２図と同様なので詳しい説明
は省略する。

ヒユーズ５０１が切断された場合は、出力信号ＦＩＯは
ハイレベルとなる。

一方、チップ製造時には、ヒユーズ５０１が接続状態で
ある。電源投入時にノード５０７にハイレベルのパルス
を加えることにより、出力信号ＦＩＯはローレベルとな
る。

第１２図はヒユーズ１１の一構成例を示す図である。第
１２図では、１９個のヒユーズセルＦＵＳＥＩＩ−０〜
ＦＵＳＥＩＩ−１８が示されている。それぞれのヒユー
ズセルは、第１１図で示されたヒュ、　　−ズセルと同
一である。入力信号はヒユーズ選択、　　信号ｆＯ−ｆ
１８およびラッチ１からの信号Ｌ１−Ｏ−Ｌｌ−１８で
あり、出力信号はＦｉｌ−０〜Ｆｉｌ−１８である。ヒ
ユーズセル内のヒユーズをプログラムすることにより、
１９ビツトのアドレスを記憶することができる。

第１３図は欠陥パターンを記憶するためのヒユーズ１２
の一構成例を示す図である。第１３図では、８個のヒユ
ーズセルＦＵＳＥ１２−０−ＦＵＳＥ１２−７が示され
ている。それぞれのヒユーズセルは、第１１図で示され
たヒユーズセルと同一である。入力信号はヒユーズ選択
信号ｆ２０−ｆ２７およびＭＩＳＲＯからの信号ＭＯ−
０〜ＭＯ−７テあり、出力信号はＦ　１２−０〜Ｆ１２
−７である。ヒユーズセル内のヒユーズをプログラムす
ることにより、８ビツトの欠陥パターンを記憶すること
ができる。

ＲＯＭ部１０に修復可能な欠陥が存在した場合、ヒユー
ズ１０に書き込みがおこなわれ、出力はハイレベルとな
る０通常動作モードにおいて、１９ビツト比較器６０は
、アドレス信号ＡＯ〜Ａ１８とヒユーズ１１に記憶され
たアドレスを比較する。

これらが一致した場合、マルチプレクサ９は補正回路３
３０の出力を選択する。補正回路３３０は、８個のＥＯ
Ｒゲートから構成されている。一つの入力はＲＯＭ５ｌ
Ｏからの出力ＲＯＭｄ−Ｏ〜ＲＯＭｄ−７であり、もう
一つの入力は、ヒユーズ１２からの出力Ｆ１２−０〜Ｆ
１２−７である。

ヒユーズ１２にはＲＯＭｄ−０−ＲＯＭｄ−７に含まれ
る誤りパターンが記憶されているので、補正回路からの
出力は、誤りのない所期のデータとなる。

ＲＯＭ部１０に欠陥が存在しなかった場合、ヒユーズ１
０に書き込みがおこなわれず、出力はローレベルのまま
である０通常動作モードにおいて、マルチプレクサ９は
、常にＲＯＭ部１ｏからに出力ＲＯＭｄＯ〜７をデータ
ビンＤＯ〜Ｄ７に出力する。

ＲＯＭ部１０に修復不可能な欠陥が存在した場合、ラッ
チＯはＯかもしれないし、１かもしれない。通常動作モ
ードにおける全ピットチエツクをおこない、修復不可能
な欠陥を発見し、このチップを不良品と判断する必要が
ある。

第１４図に本発明の第３の実施例を示す。第２の実施例
（第５図）との主な相違は、以下の通りである。第５図
の実施例では、チップをテスト／欠陥救済モードに設定
し、外部から信号を制御することにより、欠陥位置とパ
ターンの計算およびヒユーズの切断を行っていた。すな
わち、データピンＤｏ−Ｄ６から、ＨＶＭ信号、クロッ
クφ。。

クロックφ１．リセット（ｒｅｓｅｔ）　、シフトイネ
ーブル（ＳＥ）、ｍｏ＋　ｍｌを入力し、第８図、第９
図および第１０図のタイミングで制御していた。

その後、高電圧モード（ＨＶＭ）信号をハイレベルに設
定し、ヒユーズ１０，１１および１２を切断していた。

これに対し、第３の実施例（第１４図）では、チップ内
シーケンサ６００がＨＶＭ信号、ＳＥ信信号９ｍ俗信、
ｍｌ信号、ｍ２信号、およびヒユーズアドレス信号（Ｈ
ＡＯ−ＨＡ１８）を発生する。このため、外部からはク
ロックφ。、クロックφ□およびリセット（ｒｅｓｅｔ
）信号を入力するだけで良い。このため、チップのハー
ドウェア量は増えるものの、外部からの複雑な制御が不
要となり、高価なテスタ等を必要としない。すなわち、
簡単な基板によっても欠陥の修復が可能となるという利
点が生じる。

第１４図の実施例において、第５図の実施例に比べて追
加になった部分は、シーケンサ６００゜マルチプレクサ
７００．ヒユーズアドレス信号（ＨＡＯ−ＨＡ１８）、
マルチプレクサ制御信号ｍ２である。

第１５図に、シーケンサ６００の状態遷移図を示す、以
下の８個の状態からなっている。

５ｔａｔｅ　Ｏ：リセット ５ｔａｔｅｌ：Ｒ８ＰＯ，Ｒ８ＰＩをＭＩＳＲＯ。

ＭＩＳＲＩへロード ５ｔａｔｅ　２　：シンドローム計算 ５ｔａｔｅ　３　：ダミーシフト ５ｔａｔｅ４　：欠陥アドレス／パターン計算５ｔａｔ
ｅ　５　：ヒューズアドレス初期化５ｔａｔｅ　６　：
ヒューズ切断 ５ｔａｔｅ　７　：ヒューズアドレス更新５ｔａｔｅ　
７　：終了 ５ｔａｔｅ　Ｏはリセット状態である。ｒｅｓｅｔ号が
ハイレベルのとき、この状態になる。ｒｅｓｅｔ信号が
ローレベルとなり、かつ、テスト／欠陥救済モードが指
定されたとき、５ｔａｔｅ　１に状態遷移する。テスト
／欠陥救済モードが指定されなっかだとき、５ｔａｔｅ
　Ｏに留まる。

５ｔａｔｅ　１では、ＭＩ　ＳＲＯおよびＭＩ　ＳＲＩ
に、それぞれＲ５ｐａｒｉｔｙ　Ｏ、Ｒ５ｐａｒｉｔｙ
　Ｉ　Ｘ　ａ　”　がロードされる。このステートは、
第８図におけるサイクルＩｓに相当する。このとき、ｍ
Ｏおよびｍｌ信号は、それぞれ１．０となる。

５ｔａｔｅ　２　は、シンドロームを計算するサイクル
を表す。このステートは、第８図におけるサイクル１−
０〜１　２”−１に相当する。このとき、ｍｏおよびｍ
ｌ信号は、それぞれＯｌｌとなる。

５ｔａｔｅ　３　は、ダミーシフトのサイクルである。

このステートは、第９図におけるサイクル２０〜２　２
”−１に相当する。このとき、ｍｏおよびｍｌ信号は、
それぞれｏ、Ｏとなる。

５ｔａｔｅ　４　　は、欠陥アドレスを計算するサイク
ルである。このステートは、第１ｏ図におけるサイクル
３−０〜３−ｊに相当する。このとき、ｍ。

およびｍｌ信号は、それぞれ０，０となる。

ＭＩＳＲＯとＭＩＳＲＩを５回シフトして、これらのシ
フトレジスタの内容がともに非零で一致したとき、すな
わちＡＮＤゲート３５０がハイレベルとなったとき、５
ｔａｔｅ　５に状態遷移する。　ＭＩＳＲＯとＭＩＳＲ
Ｉを２１９回シフトしてもその内容が−致しなかった場
合、欠陥なしまたは欠陥救済不能の欠陥が生じたと判断
し、５ｔａｔｅ　８　　に状態遷移する。

５ｔａｔｅ　５　は、ヒユーズアドレスＨＡＯ〜ＨＡ１
８をオール０に設定する状態である。

５ｔａｔｅ　６　では、ヒユーズの切断をおこなう、こ
の例では、ＨＶＭ信号をハイレベルにする。マルチプレ
クサ選択信号ｍ２をハイレベルに設定する。

このとき、マルチプレクサ７００は、ＨＡＯ〜ＨＡ１８
を選択する。２８個のヒユーズアドレスの１個がヒユー
ズアドレス信号ＨＡＯ−ＨＡ１８として、ヒユーズアド
レスデコーダ３ｏに与えられる。ＨＡＯ−ＨＡ１８信号
は連続して２１４クロック分同−のアドレスとなる。ク
ロック周波数を１０ＭＨｚとすると、約１．６ｍ秒に相
当し、ヒユーズの切断が可能となる。

５ｔａｔｅ　７　では、ヒユーズアドレスの更新をおこ
なう。例えば、カウントアツプをおこなう。２８個のヒ
ユーズアドレスを尽くしていない場合５ｔａｔｅ　６　
　に遷移し、ヒユーズアドレスを尽くした場合５ｔａｔ
ｅ　８　　に遷移する。

５ｔａｔｅ　８　は、終了状態である。この状態から抜
は出すためには、ｒｅｓｅｔ信号を投入する必要がある
。

表３に、各状態における出力信号の値を示す。

第１６図に、第１５図の状態遷移図を実現するシーケン
サの例を示す、この例では、ＰＬＡ６１０．状態ラッチ
６２０〜６２３　（ＳＬＯ〜３）、１９ｂカウンタ６３
０，１４ｂカウンタ６４０、から構成されている。Ｃ１
９Ｅ信号は１９ｂカウンタ６３０のカウントアツプを指
示し、Ｃ１９Ｒ信号は１９ｂカウンタ６３０をリセット
する。同様に、Ｃ１４Ｅ信号は１４ｂカウンタ６４０の
カウントアツプを指示し、Ｃ１４Ｒ信号は１４ｂカウン
タ６４０をリセットする。

現在の状態ラッチの値ＳＬＯ〜３、カウンタ６３０およ
び７４０の値、およびシーケンサ外部からの入力信号に
従って、出力信号の値と次のラッチの状態が決定される
。

例えば、　５ｔａｔｅ　Ｏで、ｒｅｓｅｔ＝Ｑ、ＴＫＭ
＝１ならば、積項線６０１のみがハイレベルとなる。こ
の結果、次の状態は、５ｔａｔｅ　１となる。

以上のように、第３の実施例では、チップをテスト／欠
陥救済モードに設定し、クロックφ。およびφ１を所定
回数入力すれば、欠陥位置／パターンの計算およびヒユ
ーズの切断を、チップ内部の制御によっておこなわれる
。従って、高価なテスター等で外部信号を制御する必要
がない。このため、安価な基板で欠陥修復ができるとい
う利点をもち、ＬＳＩのテストコストの低減に有効であ
る。

以上で示した実施例では、欠陥アドレスおよび欠陥情報
を記憶するため、ヒユーズを用いた。ヒユーズの代わり
に、電気的書換可能素子（例えばＥＰＲＯＭ）を使うこ
とも可能である。

表３　状態遷移表（第１５図）における各状態の出力Ｃ
１９Ｅ　　Ｃ１９ＲＣ１４Ｅ　　Ｃ１４Ｒｓｏ　　　　
ｗ、１　　　　ｍ２　　　　ＳＥ　　　ＨＶＭｓｔａｔ
ｅｏ　　０　１　０　１　０　０　０　０　０ｇｔａｔ
ｅｌ　　Ｏ１０１１００１０ ｓｔａｔｅ２　１　０　０　１　０　１　０　１　０ｓ
ｔａｔｅ３　１　０　０　１　０　０　０　１　０勧ｔ
ｅ４　１　０　０　１　０　０　０　１　０ｓｔａｔｅ
５　０　１　０　１　０　０　１　０　０ｓｔａｔｅ６
　０　０　１　０　０　０　１　０　１ｓｔａｔｅ７　
１００１００１０１ ｓｔａ切８０１０１０００００ 〔発明の効果〕 以上のように、本発明を用いればＲＯＭに生じた１アド
レス以内の欠陥を修復することが可能である。これによ
って、ＲＯＭの歩留が向上し、集積回路の製造コスト低
減に効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２図はヒユ
ーズ回路０の一構成例を示す図、第３図はヒユーズ回路
１の一構成例を示す図、第４図はヒユーズ回路２の一構
成例を示す図、第５図は本発明の第２の実施例を示す図
、第６図は多入力シフトレジスタＭＩ　ＳＲＯの一構成
例を示す図、第７図は多入力シフトレジスタＭＩ　ＳＲ
Ｉの一構成例を示す図、第８図はシンドローム計算のタ
イムチャート、第９図はダミーシフトのタイムチャート
、第１０図は欠陥アドレス／パターン計算のタイムチャ
ート、第１１図はヒユーズ回路１０の一構成例を示す図
、第１２図はヒユーズ回路１１の一構成例を示す図、第
１３図はヒユーズ回路１２の一構成例を示す図、第１４
図は本発明の第３の実施例を示す図、第１５図はシーケ
ンス回路の状態遷移図、第１６図はＰＬＡを用いたシー
ケンサ第１図 ＯＯ〜Ｏ７ 第２図 曲 第３図 第４図 ｖｇＳ図 第６図 第７図 第８図 第９図 第１０図 第１１図 ｑｎ 第１２図 第１３図 第１４図 第１５図 第１６図 ＨＡＯ〜ＨＡＩ８

Claims (1)

1. 【特許請求の範囲】 １、欠陥アドレスを記憶する第０のヒューズと、欠陥が
   存在するかどうかを記憶する第１のヒューズと、欠陥デ
   ータを記憶する第２のヒューズと、前記第０、１及び２
   のヒューズのうち１個を選択するヒューズアドレスデコ
   ーダと、前記第０のヒューズとアドレスピンからのアド
   レスと比較する比較器を有する読み出し専用メモリであ
   って、前記第１のヒューズの出力がハイレベル、且つ、
   前記比較器の出力がハイレベルのとき前記ヒューズ２の
   値をデータとして出力することを特徴とする読みだし専
   用メモリ。 ２、前記第１項の読みだし専用メモリにおいて、ヒュー
   ズの代わりに電気的書き込み可能な素子を用いたことを
   特徴とする読みだし専用メモリ。 ３、欠陥アドレスを記憶する第０のヒューズと、欠陥が
   存在するかどうかを記憶する第１のヒューズと、欠陥デ
   ータを記憶する第２のヒューズと、前記第０、１及び２
   のヒューズのうち１個を選択するヒューズアドレスデコ
   ーダと、前記第０のヒューズとアドレスピンからのアド
   レスと比較する比較器と、第０の多入力シフトレジスタ
   と、第１の多入力シフトレジスタと、前記第０の多入力
   シフトレジスタの全ビットが０であるかどうか検出する
   第ｏの検出器と、前記第０の多入力シフトレジスタと前
   記第１のシフトレジスタの内容が同一であるかどうか検
   出する第２の検出器と、前記第１の多入力シフトレジス
   タの一部が０であるかどうかを検出する第１の検出器と
   、前記第０の検出器の出力が０且つ前記第２の比較器の
   出力が１且つ前記第１の検出器の出力が１であることを
   検出する手段を有する読み出し専用メモリであって、前
   記第１のヒューズの出力がハイレベル、且つ、前記第１
   の比較器の出力がハイレベルのとき前記ヒューズ２の値
   とメモリ部からのデータのビットごとの排他的論理輪を
   データとして出力することを特徴とする読みだし専用メ
   モリ。 ４、前記第３項の読みだし専用メモリにおいて、ヒュー
   ズの代わりに電気的書き込み可能な素子を用いたことを
   特徴とする読みだし専用メモリ。