KR20170011449A - 집적 회로의 리페어 정보 제공 장치 - Google Patents

집적 회로의 리페어 정보 제공 장치 Download PDF

Info

Publication number
KR20170011449A
KR20170011449A KR1020150104097A KR20150104097A KR20170011449A KR 20170011449 A KR20170011449 A KR 20170011449A KR 1020150104097 A KR1020150104097 A KR 1020150104097A KR 20150104097 A KR20150104097 A KR 20150104097A KR 20170011449 A KR20170011449 A KR 20170011449A
Authority
KR
South Korea
Prior art keywords
repair information
defective cell
memory
block
address
Prior art date
Application number
KR1020150104097A
Other languages
English (en)
Other versions
KR102276007B1 (ko
Inventor
한주희
임요섭
한동관
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150104097A priority Critical patent/KR102276007B1/ko
Priority to US15/095,245 priority patent/US10346240B2/en
Publication of KR20170011449A publication Critical patent/KR20170011449A/ko
Application granted granted Critical
Publication of KR102276007B1 publication Critical patent/KR102276007B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0793—Remedial or corrective actions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

복수의 메모리 블록들을 포함하는 집적 회로의 리페어 정보 제공 장치는, 복수의 메모리 블록들에 각각 연결된 복수의 결함 셀 어드레스 레지스터들, 결함 셀의 어드레스 및 메모리 블록들 중 결함 셀을 가지는 메모리 블록을 나타내는 메모리 인덱스를 포함하는 리페어 정보를 저장하는 리페어 정보 저장 블록, 리페어 정보 저장 블록으로부터 리페어 정보를 독출하고, 독출된 리페어 정보에 포함된 결함 셀의 어드레스를 결함 셀 어드레스 레지스터들 각각에 전송하고, 독출된 리페어 정보에 포함된 메모리 인덱스에 기초하여 메모리 블록 선택 신호를 생성하는 리페어 정보 제어 블록, 및 메모리 블록 선택 신호에 기초하여 클록 신호를 결함 셀 어드레스 레지스터들 중 결함 셀을 가지는 메모리 블록에 연결된 결함 셀 어드레스 레지스터에 선택적으로 전송하는 클록 게이팅 블록을 포함한다. 이에 따라, 필요한 리페어 정보 저장 공간의 사이즈가 감소되고, 리페어 정보 로딩 시간이 감소되며, 리페어 정보의 재프로그래밍이 가능하게 될 수 있다.

Description

집적 회로의 리페어 정보 제공 장치{REPAIR INFORMATION PROVIDING DEVICE IN AN INTEGRATED CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 더욱 상세하게는 집적 회로의 리페어 정보 제공 장치에 관한 것이다.
시스템-온-칩(System-On-Chip; SOC)과 같은 집적 회로는 다수의 내장 메모리 블록들을 포함한다. 한편, 이러한 메모리 블록에 대한 메모리 테스트 과정에서 결함 셀(faulty cell)이 검출된 경우, 이러한 결함 셀을 가지는 메모리 블록 및 이를 포함하는 집적 회로를 불량품으로서 폐기하지 않고, 상기 결함 셀이 메모리 블록에 포함된 리던던시 셀(redundancy cell)로 교체될 수 있다. 이에 따라, 상기 메모리 블록이 결함 셀을 가지더라도, 상기 메모리 블록 및 집적 회로가 정상적으로 동작할 수 있고, 이에 따라 메모리 블록 및 이를 포함하는 집적 회로의 수율(yield)이 향상될 수 있다. 다만, 집적 회로에 내장되는 메모리 블록들의 개수 및 사이즈가 증가됨에 따라, 결함 셀의 어드레스를 나타내는 리페어 정보의 사이즈가 증가됨으로써, 리페어 정보 저장 공간이 증가되고 리페어 정보 로딩 시간이 증가되는 문제가 있다.
본 발명의 일 목적은 리페어 정보 저장 공간 및 리페어 정보 로딩 시간을 감소시킬 수 있는 리페어 정보 제공 장치를 제공하는 것이다.
본 발명의 다른 목적은 리페어 정보 저장 공간 및 리페어 정보 로딩 시간을 감소시킬 수 있는 리페어 정보 제공 장치를 포함하는 집적 회로를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 복수의 메모리 블록들을 포함하는 집적 회로의 리페어 정보 제공 장치는, 상기 복수의 메모리 블록들에 각각 연결된 복수의 결함 셀 어드레스 레지스터들, 결함 셀의 어드레스 및 상기 메모리 블록들 중 상기 결함 셀을 가지는 메모리 블록을 나타내는 메모리 인덱스를 포함하는 리페어 정보를 저장하는 리페어 정보 저장 블록, 상기 리페어 정보 저장 블록으로부터 상기 리페어 정보를 독출하고, 상기 독출된 리페어 정보에 포함된 상기 결함 셀의 어드레스를 상기 결함 셀 어드레스 레지스터들 각각에 전송하고, 상기 독출된 리페어 정보에 포함된 상기 메모리 인덱스에 기초하여 메모리 블록 선택 신호를 생성하는 리페어 정보 제어 블록, 및 클록 신호를 수신하고, 상기 메모리 블록 선택 신호에 기초하여 상기 클록 신호를 상기 결함 셀 어드레스 레지스터들 중 상기 결함 셀을 가지는 상기 메모리 블록에 연결된 결함 셀 어드레스 레지스터에 선택적으로 전송하는 클록 게이팅 블록을 포함한다.
일 실시예에서, 상기 결함 셀 어드레스 레지스터들 각각은 리셋 신호를 수신하는 리셋 단자들을 가지는 복수의 플립-플롭들을 포함할 수 있다.
일 실시예에서, 상기 결함 셀 어드레스 레지스터들은 상기 리셋 신호에 응답하여 상기 결함 셀을 가지지 않는 것을 나타내는 초기 값으로 동시에 리셋될 수 있다.
일 실시예에서, 상기 리페어 정보 저장 블록은 상기 리페어 정보로서 각 행이 상기 결함 셀의 어드레스 및 상기 메모리 인덱스를 가지는 복수의 행들의 리페어 정보 리스트를 저장하고, 상기 리페어 정보 제어 블록은 상기 리페어 정보 저장 블록으로부터 상기 복수의 행들을 순차적으로 독출할 수 있다.
일 실시예에서, 상기 리페어 정보 리스트가 서로 다른 결함 셀들의 제1 및 제2 어드레스들 및 동일한 메모리 블록을 나타내는 동일한 메모리 인덱스를 가지는 제1 및 제2 행들을 포함하는 경우, 상기 리페어 정보 제어 블록은 상기 제1 행 및 상기 제2 행을 순차적으로 독출하고, 상기 리페어 정보 제어 블록이 상기 제1 행을 독출할 때, 상기 동일한 메모리 블록에 연결된 결함 셀 어드레스 레지스터에 상기 제1 행의 상기 제1 어드레스가 기입되고, 상기 리페어 정보 제어 블록이 상기 제2 행을 독출할 때, 상기 동일한 메모리 블록에 연결된 상기 결함 셀 어드레스 레지스터에 저장된 상기 제1 행의 상기 제1 어드레스 상에 상기 제2 행의 상기 제2 어드레스가 중복 기입될 수 있다.
일 실시예에서, 상기 클록 게이팅 블록은, 인에이블 신호를 수신하는 입력 단자 및 복수의 출력 단자들을 가지고, 상기 메모리 블록 선택 신호에 응답하여 상기 출력 단자들 중 선택된 하나에 상기 인에이블 신호를 출력하는 디멀티플렉서, 및 각각이 상기 디멀티플렉서의 상기 출력 단자들 중 상응하는 하나에 연결된 제1 입력 단자, 클록 신호를 수신하는 제2 입력 단자, 및 상기 결함 셀 어드레스 레지스터들 중 상응하는 하나의 클록 단자에 연결된 출력 단자를 가지는 복수의 AND 게이트들을 포함할 수 있다.
일 실시예에서, 상기 결함 셀 어드레스 레지스터들 각각은, 상기 리페어 정보 제어 블록으로부터 상기 결함 셀의 어드레스의 비트들을 직렬적으로 수신하도록 순차적으로 연결된 복수의 플립-플롭들을 포함할 수 있다.
일 실시예에서, 상기 결함 셀 어드레스 레지스터들 각각은, 상기 리페어 정보 제어 블록으로부터 상기 결함 셀의 어드레스의 비트들을 병렬적으로 수신하도록 연결된 복수의 플립-플롭들을 포함할 수 있다.
일 실시예에서, 상기 복수의 플립-플롭들은 하나의 클록 사이클에서 상기 결함 셀의 어드레스의 비트들을 저장할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 복수의 메모리 블록들을 포함하는 집적 회로의 리페어 정보 제공 장치는, 상기 복수의 메모리 블록들에 각각 연결된 복수의 결함 셀 어드레스 레지스터들, 결함 셀의 어드레스 및 상기 메모리 블록들 중 상기 결함 셀을 가지는 메모리 블록을 나타내는 메모리 인덱스를 포함하는 리페어 정보를 저장하는 리페어 정보 저장 블록, 상기 리페어 정보 저장 블록으로부터 상기 리페어 정보를 독출하고, 상기 독출된 리페어 정보에 포함된 상기 결함 셀의 어드레스를 출력하고, 상기 독출된 리페어 정보에 포함된 상기 메모리 인덱스에 기초하여 메모리 블록 선택 신호를 생성하는 리페어 정보 제어 블록, 및 상기 리페어 정보 제어 블록으로부터 상기 결함 셀의 어드레스를 수신하고, 상기 메모리 블록 선택 신호에 기초하여 상기 결함 셀의 어드레스를 상기 결함 셀 어드레스 레지스터들 중 상기 결함 셀을 가지는 메모리 블록에 연결된 결함 셀 어드레스 레지스터에 선택적으로 전송하는 데이터 게이팅 블록을 포함한다.
일 실시예에서, 상기 결함 셀 어드레스 레지스터들 리셋 신호에 응답하여 상기 결함 셀을 가지지 않는 것을 나타내는 초기 값으로 동시에 리셋될 수 있다.
일 실시예에서, 상기 결함 셀 어드레스 레지스터들 각각은, 상기 데이터 게이팅 블록으로부터 상기 결함 셀의 어드레스의 비트들을 병렬적으로 수신하도록 연결된 복수의 플립-플롭들을 포함할 수 있다.
일 실시예에서, 상기 복수의 플립-플롭들은 하나의 클록 사이클에서 상기 결함 셀의 어드레스의 비트들을 저장할 수 있다.
일 실시예에서, 상기 데이터 게이팅 블록은, 상기 리페어 정보 제어 블록으로부터 상기 결함 셀의 어드레스를 수신하는 입력 단자 및 복수의 출력 단자들을 가지고, 상기 메모리 블록 선택 신호에 응답하여 상기 출력 단자들 중 선택된 하나에 상기 결함 셀의 어드레스를 출력하는 디멀티플렉서를 포함할 수 있다.
일 실시예에서, 상기 입력 단자 및 상기 출력 단자들 각각은 2 이상의 비트-폭을 가질 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로는 복수의 메모리 블록들, 및 상기 메모리 블록들에 리페어 정보를 제공하는 리페어 정보 제공 장치를 포함한다. 상기 리페어 정보 제공 장치는, 상기 복수의 메모리 블록들에 각각 연결된 복수의 결함 셀 어드레스 레지스터들, 결함 셀의 어드레스 및 상기 메모리 블록들 중 상기 결함 셀을 가지는 메모리 블록을 나타내는 메모리 인덱스를 포함하는 상기 리페어 정보를 저장하는 리페어 정보 저장 블록, 상기 리페어 정보 저장 블록으로부터 상기 리페어 정보를 독출하고, 상기 독출된 리페어 정보에 포함된 상기 결함 셀의 어드레스를 상기 결함 셀 어드레스 레지스터들 각각에 전송하고, 상기 독출된 리페어 정보에 포함된 상기 메모리 인덱스에 기초하여 메모리 블록 선택 신호를 생성하는 리페어 정보 제어 블록, 및 클록 신호를 수신하고, 상기 메모리 블록 선택 신호에 기초하여 상기 클록 신호를 상기 결함 셀 어드레스 레지스터들 중 상기 결함 셀을 가지는 상기 메모리 블록에 연결된 결함 셀 어드레스 레지스터에 선택적으로 전송하는 클록 게이팅 블록을 포함한다.
일 실시예에서, 상기 결함 셀 어드레스 레지스터들 각각은 리셋 신호를 수신하는 리셋 단자들을 가지는 복수의 플립-플롭들을 포함하고, 상기 결함 셀 어드레스 레지스터들은 상기 리셋 신호에 응답하여 상기 결함 셀을 가지지 않는 것을 나타내는 초기 값으로 동시에 리셋될 수 있다.
일 실시예에서, 상기 리페어 정보 저장 블록은 상기 리페어 정보로서 각 행이 상기 결함 셀의 어드레스 및 상기 메모리 인덱스를 가지는 복수의 행들의 리페어 정보 리스트를 저장하고, 상기 리페어 정보 제어 블록은 상기 리페어 정보 저장 블록으로부터 상기 복수의 행들을 순차적으로 독출할 수 있다.
일 실시예에서, 상기 리페어 정보 리스트가 서로 다른 결함 셀들의 제1 및 제2 어드레스들 및 동일한 메모리 블록을 나타내는 동일한 메모리 인덱스를 가지는 제1 및 제2 행들을 포함하는 경우, 상기 리페어 정보 제어 블록은 상기 제1 행 및 상기 제2 행을 순차적으로 독출하고, 상기 리페어 정보 제어 블록이 상기 제1 행을 독출할 때, 상기 동일한 메모리 블록에 연결된 결함 셀 어드레스 레지스터에 상기 제1 행의 상기 제1 어드레스가 기입되고, 상기 리페어 정보 제어 블록이 상기 제2 행을 독출할 때, 상기 동일한 메모리 블록에 연결된 상기 결함 셀 어드레스 레지스터에 저장된 상기 제1 행의 상기 제1 어드레스 상에 상기 제2 행의 상기 제2 어드레스가 중복 기입될 수 있다.
일 실시예에서, 상기 클록 게이팅 블록은, 인에이블 신호를 수신하는 입력 단자 및 복수의 출력 단자들을 가지고, 상기 메모리 블록 선택 신호에 응답하여 상기 출력 단자들 중 선택된 하나에 상기 인에이블 신호를 출력하는 디멀티플렉서, 및 각각이 상기 디멀티플렉서의 상기 출력 단자들 중 상응하는 하나에 연결된 제1 입력 단자, 클록 신호를 수신하는 제2 입력 단자, 및 상기 결함 셀 어드레스 레지스터들 중 상응하는 하나의 클록 단자에 연결된 출력 단자를 가지는 복수의 AND 게이트들을 포함할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 리페어 정보 제공 장치 및 집적 회로는, 결함 셀의 어드레스와 함께 상기 결함 셀을 가지는 메모리 블록을 나타내는 메모리 인덱스를 저장하고, 결함 셀 어드레스 레지스터들 중 상기 메모리 인덱스가 나타내는 메모리 블록에 연결된 결함 셀 어드레스 레지스터에 클록 신호(또는 결함 셀 어드레스)를 선택적으로 제공함으로써, 필요한 리페어 정보 저장 공간의 사이즈가 감소되고, 리페어 정보 로딩 시간이 감소될 수 있다.
또한, 본 발명의 실시예들에 따른 리페어 정보 제공 장치 및 집적 회로는, 메모리 테스트 과정에서 리페어 정보가 변경된 경우, 변경된 리페어 정보를 리페어 정보 리스트에 부가함으로써, 리페어 정보의 재프로그래밍을 가능하게 할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 리페어 정보 제공 장치를 포함하는 집적 회로를 나타내는 블록도이다.
도 2는 도 1의 리페어 정보 저장 블록에 리페어 정보를 기입하는 방법을 나타내는 순서도이다.
도 3은 도 2의 리페어 정보 기입 방법에 의해 리페어 정보가 기입된 리페어 정보 저장 블록의 일 예를 나타내는 도면이다.
도 4는 본 발명의 실시예들에 따른 리페어 정보 제공 방법을 나타내는 순서도이다.
도 5a 내지 도 5d는 도 4의 리페어 정보 제공 방법을 수행하는 도 1의 리페어 정보 제공 장치의 동작의 일 예를 설명하기 위한 도면들이다.
도 6은 본 발명의 실시예들에 따른 리페어 정보 제공 장치를 포함하는 집적 회로를 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 리페어 정보 제공 장치를 포함하는 집적 회로를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 리페어 정보 제공 장치를 포함하는 집적 회로를 나타내는 블록도이다.
도 1을 참조하면, 집적 회로(100)는 복수의 메모리 블록들(120, 140, 160, 180), 및 메모리 블록들(120, 140, 160, 180)에 리페어 정보를 제공하는 리페어 정보 제공 장치(200)를 포함한다. 실시예에 따라, 집적 회로(100)는 내장(embedded) 메모리 블록을 가지는 임의의 시스템-온-칩(System-on-Chip; SoC)일 수 있다. 예를 들어, 집적 회로(100)는 어플리케이션 프로세서(Application Processor; AP), 모뎀(Modem), ModAP(빌트-인 모뎀을 가지는 AP), ARM 코어 등일 수 있다.
각 메모리 블록(120, 140, 160, 180)은 복수의 행들 및 복수의 열들을 가지는 매트릭스 형태로 배치된 복수의 메모리 셀들을 포함할 수 있다. 일 실시예에서, 각 메모리 셀은 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀일 수 있다. 다른 실시예에서, 각 메모리 셀은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 셀 또는 다른 메모리 셀일 수 있다. 메모리 블록들(120, 140, 160, 180)은 리페어 정보 제공 장치(200)로부터 제공받은 상기 리페어 정보에 기초하여 결함 셀(Faulty Cell)을 리던던시 셀(Redundancy Cell)로 교체할 수 있다. 한편, 이와 같이 정상적인 동작을 수행하도록 결함 셀을 리던던시 셀로 교체하는 것은 메모리 블록의 리페어(Repair) 동작으로 불릴 수 있다. 실시예에 따라, 메모리 블록들(120, 140, 160, 180)은 열 단위, 행 단위, 셀 단위 또는 임의의 메모리 셀들의 세트 단위로 상기 리페어 동작을 수행할 수 있다. 한편, 도 1에는 4 개의 메모리 블록들(120, 140, 160, 180)이 도시되어 있으나, 집적 회로(100)는 실시예에 따라 임의의 개수의 메모리 블록들을 포함할 수 있다.
리페어 정보 제공 장치(200)는 메모리 블록들(120, 140, 160, 180)에 각각 연결된 복수의 결함 셀 어드레스 레지스터들(212, 214, 216, 218), 리페어 정보를 저장하는 리페어 정보 저장 블록(220), 리페어 정보 저장 블록(220)로부터 상기 리페어 정보를 독출하는 리페어 정보 제어 블록(240), 및 클록 신호(SCLK)를 결함 셀 어드레스 레지스터들(212, 214, 216, 218)에 선택적으로 제공하는 클록 게이팅 블록(260)을 포함할 수 있다.
각 결함 셀 어드레스 레지스터(212, 214, 216, 218)에는 상응하는 메모리 블록(120, 140, 160, 180)에 대한 결함 셀의 어드레스가 로딩될 수 있고, 각 메모리 블록(120, 140, 160, 180)은 상응하는 결함 셀 어드레스 레지스터(212, 214, 216, 218)에 로딩된 결함 셀의 어드레스에 기초하여 리페어 동작을 수행할 수 있다. 각 결함 셀 어드레스 레지스터(212, 214, 216, 218)는 복수의 플립-플록들(FF)을 포함할 수 있다. 한편, 도 1에는 각 결함 셀 어드레스 레지스터(212, 214, 216, 218)가 4 개의 플립-플록들(FF)을 포함하는 예가 도시되어 있으나, 각 결함 셀 어드레스 레지스터(212, 214, 216, 218)의 플립-플록들(FF)의 개수는 실시예에 따라 다양할 수 있다. 각 플립-플롭(FF)은 클록 신호(SCLK)를 수신하기 위한 클록 단자(TCLK), 및 리셋 신호(SRESET)를 수신하기 위한 리셋 단자(TRESET)를 가질 수 있다. 각 플립-플롭(FF)은 클록 신호(SCLK)에 응답하여 데이터 저장 동작을 수행할 수 있고, 또한 리셋 신호(SRESET)에 응답하여 리셋될 수 있다.
일 실시예에서, 결함 셀 어드레스 레지스터들(212, 214, 216, 218)에 포함된 모든 플립-플롭들(FF)은 리셋 단자들(TRESET)에서 동일한 리셋 신호(SRESET)를 수신할 수 있다. 따라서, 모든 플립-플롭들(FF)은 리셋 신호(SRESET)에 응답하여 실질적으로 동시에 리셋될 수 있다. 예를 들어, 결함 셀 어드레스 레지스터들(212, 214, 216, 218)이 리셋 신호(SRESET)에 응답하여 결함 셀을 가지지 않는 것을 나타내는 초기 값으로 동시에 리셋될 수 있다.
일 실시예에서, 도 1에 도시된 바와 같이, 각 결함 셀 어드레스 레지스터(212, 214, 216, 218)의 플립-플록들(FF)은 리페어 정보 제어 블록(240)으로부터 결함 셀의 어드레스(FCADDR)의 비트들을 직렬적으로 수신하도록 순차적으로 연결될 수 있다. 즉, 하나의 플립-플롭(FF)의 출력 단자가 다음 플립-플롭(FF)의 입력 단자에 연결될 수 있다. 이에 따라, 각 결함 셀 어드레스 레지스터(212, 214, 216, 218)의 플립-플록들(FF)은 클록 신호(SCLK)에 응답하여 결함 셀의 어드레스(FCADDR)의 비트들을 쉬프트하면서 저장할 수 있다.
리페어 정보 저장 블록(220)은 결함 셀의 어드레스(FCADDR) 및 메모리 블록들(120, 140, 160, 180) 중 상기 결함 셀을 가지는 메모리 블록을 나타내는 메모리 인덱스(MI)를 포함하는 리페어 정보를 저장할 수 있다. 일 실시예에서, 리페어 정보 저장 블록(220)은 비휘발성 메모리로서 한 번 기입된 데이터가 수정될 수 없는 리드 온리 메모리(Read-Only Memory; ROM)일 수 있다. 예를 들어, 리페어 정보 저장 블록(220)은 레이저 퓨즈(Laser Fuse) 메모리, 전기적 퓨즈(Electrical Fuse) 메모리, 원-타임 프로그래머블(One-Time Programmable; OTP) 메모리 등으로 구현될 수 있다. 일 실시예에서, 리페어 정보 저장 블록(220)은 상기 리페어 정보를 리스트의 형태로 저장할 수 있다. 예를 들어, 리페어 정보 저장 블록(220)은 상기 리페어 정보로서 각 행이 결함 셀의 어드레스(FCADDR) 및 메모리 인덱스(MI)를 가지는 복수의 행들의 리페어 정보 리스트를 저장할 수 있다.
리페어 정보 제어 블록(240)은 리페어 정보 저장 블록(220)으로부터 결함 셀의 어드레스(FCADDR) 및 메모리 인덱스(MI)를 포함하는 상기 리페어 정보를 독출할 수 있다. 리페어 정보 제어 블록(240)은 독출된 결함 셀의 어드레스(FCADDR)를 각 결함 셀 어드레스 레지스터(212, 214, 216, 218)에 전송할 수 있다. 또한, 리페어 정보 제어 블록(240)은 독출된 메모리 인덱스(MI)에 기초하여 메모리 인덱스(MI)에 상응하는 메모리 블록 선택 신호(SMBS)를 생성할 수 있다. 일 실시예에서, 리페어 정보 제어 블록(240)은 리페어 정보 저장 블록(220)으로부터 상기 리페어 정보 리스트에 포함된 상기 복수의 행들을 순차적으로 독출할 수 있다.
클록 게이팅 블록(260)은 집적 회로(100)에 포함된 클록 생성기 또는 집적 회로(100) 외부의 장치로부터 클록 신호(SCK)를 수신하고, 리페어 정보 제어 블록(240)로부터 메모리 블록 선택 신호(SMBS)를 수신할 수 있다. 클록 게이팅 블록(260)은 메모리 블록 선택 신호(SMBS)에 응답하여 결함 셀 어드레스 레지스터들(212, 214, 216, 218) 중 선택된 결함 셀 어드레스 레지스터에 클록 신호(SCLK)를 전송할 수 있다. 즉, 클록 게이팅 블록(260)은 메모리 블록 선택 신호(SMBS)에 기초하여 클록 신호(SCLK)를 상기 결함 셀을 가지는 메모리 블록에 연결된 결함 셀 어드레스 레지스터에만 선택적으로 전송할 수 있다. 일 실시예에서, 클록 게이팅 블록(260)은 디멀티플렉서(270) 및 복수의 AND 게이트들(282, 284, 286, 288)을 포함할 수 있다.
디멀티플렉서(270)는 인에이블 신호(SENABLE)를 수신하는 입력 단자, AND 게이트들(282, 284, 286, 288)에 각각 연결된 복수의 출력 단자들, 및 메모리 블록 선택 신호(SMBS)를 수신하는 선택 단자를 가질 수 있다. 일 실시예에서, 인에이블 신호(SENABLE)는 로직 하이 레벨을 가지는 신호일 수 있다. 예를 들어, 디멀티플렉서(270)는 인에이블 신호(SENABLE)로서 고 전원 전압(VDD)을 수신할 수 있다. 디멀티플렉서(270)는 메모리 블록 선택 신호(SMBS)에 응답하여 상기 출력 단자들 중 선택된 하나에 인에이블 신호(SENABEL)를 출력할 수 있다.
각 AND 게이트(282, 284, 286, 288)는 디멀티플렉서(270)의 상기 출력 단자들 중 상응하는 하나에 연결된 제1 입력 단자, 클록 신호(SCLK)를 수신하는 제2 입력 단자, 및 결함 셀 어드레스 레지스터들(212, 214, 216, 218) 중 상응하는 하나의 클록 단자에 연결된 출력 단자를 가질 수 있다. 각 AND 게이트(282, 284, 286, 288)는 디멀티플렉서(270)의 출력 신호 및 클록 신호(SCLK)에 AND 연산을 수행할 수 있다. 따라서, 디멀티플렉서(270)의 출력 신호로서 인에이블 신호(SENABLE)를 수신하는 AND 게이트는 상응하는 결함 셀 어드레스 레지스터에 클록 신호(SCLK)를 출력하고, 인에이블 신호(SENABLE)를 수신하지 않는 다른 AND 게이트들은 클록 신호(SCLK)를 출력하지 않을 수 있다.
디멀티플렉서(270)는 메모리 블록 선택 신호(SMBS)가 나타내는 메모리 블록에 상응하는 출력 단자에 인에이블 신호(SENABLE)를 출력하고, AND 게이트들(282, 286, 286, 288) 중 상기 메모리 블록에 상응하는 AND 게이트만이 인에이블 신호(SENABLE)에 응답하여 클록 신호(SCLK)를 출력할 수 있다. 즉, 메모리 블록 선택 신호(SMBS)가 나타내는 메모리 블록에 연결된 결함 셀 어드레스 레지스터에만 클록 신호(SCLK)가 제공될 수 있다. 이에 따라, 모든 결함 셀 어드레스 레지스터들(212, 214, 216, 218)에 결함 셀의 어드레스(FCADDR)가 전송되더라도, 클록 신호(SCLK)를 수신하는 결함 셀 어드레스 레지스터만이 클록 신호(SCLK)에 응답하여 결함 셀의 어드레스(FCADDR)를 저장할 수 있고, 다른 결함 셀 어드레스 레지스터들은 기존 값을 유지할 수 있다. 이와 같이, 본 발명의 실시예들에 따른 리페어 정보 제공 장치(200)는, 상기 리페어 정보로서 결함 셀의 어드레스(FCADDR)와 함께 상기 결함 셀을 가지는 메모리 블록을 나타내는 메모리 인덱스(MI)를 저장하고, 메모리 인덱스(MI)가 나타내는 상기 메모리 블록에 연결된 결함 셀 어드레스 레지스터에만 클록 신호(SCLK)를 제공함으로써, 상기 결함 셀을 가지는 상기 메모리 블록에 연결된 상기 결함 셀 어드레스 레지스터만을 동작시킬 수 있다. 한편, 도 1에는 클록 게이팅 블록(260)이 인에이블 신호(SENABLE)를 선택적으로 전송하는 디멀티플렉서(270), 및 디멀티플렉서(270)의 출력 및 클록 신호(SCLK)에 AND 연산을 수행하는 AND 게이트들(282, 284, 286, 288)을 포함하는 예가 도시되어 있으나, 실시예에 따라, 클록 게이팅 블록(260)은 다양하게 구성될 수 있다. 예를 들어, 클록 게이팅 블록(260)은, AND 게이트들(282, 284, 286, 288) 없이, 입력 신호로서 클록 신호(SCLK)를 수신하고, 메모리 블록 선택 신호(SMBS)에 응답하여 클록 신호(SCLK)를 선택적으로 전송하는 멀티플렉서를 포함할 수 있다.
한편, 내장 메모리 블록들을 포함하는 종래의 집적 회로에서는, 상기 내장 메모리 블록들에 연결된 결함 셀 어드레스 레지스터들이 체인 형태로 직렬 연결되고, 모든 결함 셀 어드레스 레지스터들이 모든 내장 메모리 블록들에 대한 결함 셀 어드레스들을 첫 번째 결함 셀 어드레스 레지스터부터 마지막 결함 셀 어드레스 레지스터까지 쉬프트하면서 수신한다. 이에 따라, 종래의 집적 회로에서는, 상기 내장 메모리 블록들 중 적어도 일부가 결함 셀을 가지지 않더라도, 결함 셀을 가지지 않는 내장 메모리 블록에 대한 리페어 정보(예를 들어, 모든 비트가 '0'인 결함 셀 어드레스)를 포함하여 모든 내장 메모리 블록들에 대한 리페어 정보가 저장되어야 하고, 모든 내장 메모리 블록들에 대한 리페어 정보가 쉬프트되면서 모든 결함 셀 어드레스 레지스터들에 로딩되어야 한다.
그러나, 본 발명의 실시예들에 따른 집적 회로(100)에서는, 리페어 정보 제공 장치(200)가 상기 리페어 정보로서 결함 셀의 어드레스(FCADDR)뿐만 아니라 상기 결함 셀을 가지는 메모리 블록을 나타내는 메모리 인덱스(MI)를 저장하고, 모든 결함 셀 어드레스 레지스터들(212, 214, 216, 218)을 한 번에 상기 초기 값으로 리셋하며, 메모리 인덱스(MI)에 기초하여 상기 결함 셀을 가지는 메모리 블록에 연결된 결함 셀 어드레스 레지스터에만 결함 셀의 어드레스(FCADDR)를 로딩할 수 있다.
이에 따라, 본 발명의 실시예들에 따른 집적 회로(100)는, 상기 결함 셀을 가지는 메모리 블록에 대한 상기 리페어 정보를 저장함으로써, 모든 내장 메모리 블록들에 대한 결함 셀 어드레스들을 저장해야 하는 종래의 집적 회로에 비하여, 리페어 정보 저장 공간을 감소시킬 수 있다. 한편, 일반적으로 집적 회로에 포함된 내장 메모리 블록들의 대부분이 결함 셀을 가지지 않을 수 있고, 이 경우 본 발명의 실시예들에 따른 리페어 정보 제공 장치(200)에 의해 리페어 정보 저장 공간이 상당히 감소될 수 있다.
또한, 본 발명의 실시예들에 따른 집적 회로(100)는, 모든 결함 셀 어드레스 레지스터들(212, 214, 216, 218)을 상기 초기 값으로 리셋한 후 상기 결함 셀을 가지는 메모리 블록에 연결된 결함 셀 어드레스 레지스터에만 결함 셀의 어드레스(FCADDR)를 로딩함으로써, 모든 내장 메모리 블록들에 연결된 결함 셀 어드레스들이 상기 결함 셀 어드레스들을 쉬프트하면서 로딩하는 종래의 집적 회로에 비하여, 리페어 정보 로딩 시간을 감소시킬 수 있다.
또한, 종래의 집적 회로에서는, 한 번의 메모리 테스트(예를 들어, 웨이퍼 레벨 메모리 테스트)를 통하여 리페어 정보가 기입(또는 프로그램)된 후, 다음 메모리 테스트(예를 들어, 패키지 레벨 메모리 테스트)에서 하나의 메모리 블록에 대한 리페어 정보(예를 들어, 결함 셀 어드레스)가 변경되는 경우, 재프로그램이 불가한 리페어 정보 저장 블록의 특성에 기인하여 모든 메모리 블록들에 대한 리페어 정보가 추가적인 저장 공간에 새로 기입되어야 했다.
그러나, 본 발명의 실시예들에 따른 집적 회로(100)에서는, 한 번의 메모리 테스트(예를 들어, 웨이퍼 레벨 메모리 테스트)에서 결함 셀을 가지는 메모리 블록에 대한 리페어 정보가 기입(또는 프로그램)된 후, 다음 메모리 테스트(예를 들어, 패키지 레벨 메모리 테스트)에서 상기 리페어 정보가 변경되는 경우, 상기 리페어 정보 리스트에 변경된 결함 셀 어드레스를 가지는 상기 메모리 블록에 대한 상기 변경된 리페어 정보만을 부가할 수 있다. 이에 따라, 리페어 정보가 변경되는 경우에도 요구되는 리페어 정보 저장 공간이 증가되지 않을 수 있다. 한편, 이와 같이 상기 변경된 리페어 정보만을 부가하는 것은 "리페어 정보 재프로그래밍"으로 불릴 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 리페어 정보 제공 장치(200)를 포함하는 집적 회로(100)는, 결함 셀의 어드레스(FCADDR)와 함께 상기 결함 셀을 가지는 메모리 블록을 나타내는 메모리 인덱스(MI)를 저장하고, 결함 셀 어드레스 레지스터들(212, 214, 216, 218) 중 메모리 인덱스(MI)가 나타내는 메모리 블록에 연결된 결함 셀 어드레스 레지스터에 클록 신호(SCLK)를 선택적으로 제공함으로써, 상기 결함 셀을 가지는 메모리 블록에 대한 리페어 정보만을 저장할 수 있고, 상기 결함 셀을 가지는 메모리 블록에 연결된 결함 셀 어드레스 레지스터에만 결함 셀의 어드레스(FCADDR)를 전송할 수 있다. 이에 따라, 본 발명의 실시예들에 따른 리페어 정보 제공 장치(200)를 포함하는 집적 회로(100)에서, 리페어 정보 저장 공간의 사이즈가 감소되고, 리페어 정보 로딩 시간이 감소될 수 있다. 또한, 본 발명의 실시예들에 따른 리페어 정보 제공 장치(200)를 포함하는 집적 회로(100)는, 메모리 테스트 과정에서 리페어 정보가 변경된 경우, 변경된 리페어 정보를 리페어 정보 리스트에 부가함으로써, 리페어 정보의 재프로그래밍을 가능하게 할 수 있다.
이 하, 도 1 내지 도 3을 참조하여 리페어 정보 저장 블록(220)에 리페어 정보를 기입(또는 프로그램)하는 방법의 일 예가 후술되고, 도 1, 및 도 4 내지 도 5d를 참조하여 리페어 정보 제공 장치(200)의 동작의 일 예가 후술된다.
도 2는 도 1의 리페어 정보 저장 블록에 리페어 정보를 기입하는 방법을 나타내는 순서도이고, 도 3은 도 2의 리페어 정보 기입 방법에 의해 리페어 정보가 기입된 리페어 정보 저장 블록의 일 예를 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 웨이퍼 레벨에서 집적 회로(100)에 포함된 메모리 블록들(120, 140, 160, 180)에 대한 메모리 테스트(즉, 웨이퍼 레벨 메모리 테스트)가 수행될 수 있다(S310). 예를 들어, 상기 웨이퍼 레벨 메모리 테스트는 집적 회로(100)가 패키징되기 전에 수행될 수 있고, 각 메모리 블록(120, 140, 160, 180)에 일정한 데이터를 기입하고, 메모리 블록(120, 140, 160, 180)으로부터 독출된 데이터와 상기 기입된 데이터를 비교함으로써 수행될 수 있다. 상기 웨이퍼 레벨 메모리 테스트에 의해 메모리 블록들(120, 140, 160, 180)의 결함 셀들이 검출되면, 리페어 정보 저장 블록(220)에 상기 결함 셀의 어드레스(FCADDR) 및 상기 결함 셀을 가지는 메모리 블록을 나타내는 메모리 인덱스(MI)를 포함하는 리페어 정보를 기입(또는 프로그램)할 수 있다(S330). 상기 리페어 정보는 리페어 정보 저장 블록(220)에 리스트의 형태로 기입될 수 있다.
예를 들어, 도 3에 도시된 바와 같이, 리페어 정보 저장 블록(220)에는 각 행이 결함 셀의 어드레스(FCADDR) 및 상기 결함 셀을 가지는 메모리 블록을 나타내는 메모리 인덱스(MI)를 가지는 복수의 행들의 리페어 정보 리스트(230)가 기입될 수 있다. 상기 웨이퍼 레벨 메모리 테스트에 의해, 제1 메모리 블록(120)의 제1 메모리 셀이 결함 셀로 판정되고, 제3 메모리 블록(160)의 제2 메모리 셀이 결함 셀로 판정된 경우, 제1 메모리 블록(120)을 나타내는 메모리 인덱스(MI) 및 결함 셀의 어드레스(FCADDR)로서 상기 제1 메모리 셀의 어드레스(CELL1)를 가지는 제1 행(232), 및 제3 메모리 블록(160)을 나타내는 메모리 인덱스(MI) 및 결함 셀의 어드레스(FCADDR)로서 상기 제2 메모리 셀의 어드레스(CELL2)를 가지는 제2 행(234)을 포함하는 리페어 정보 리스트(230)가 기입될 수 있다.
또한, 집적 회로(100)가 패키징된 후, 집적 회로(100)에 포함된 메모리 블록들(120, 140, 160, 180)에 대한 메모리 테스트(즉, 패키지 레벨 메모리 테스트)가 더욱 수행될 수 있다(S350). 예를 들어, 상기 패키지 레벨 메모리 테스트는 집적 회로(100)가 패키징된 후에 수행될 수 있고, 기입된 데이터와 독출된 데이터를 비교함으로써 수행될 수 있다. 상기 웨이퍼 레벨 메모리 테스트에 의한 상기 리페어 정보와 비교하여 상기 패키지 레벨 메모리 테스트에 의한 리페어 정보가 변경된 경우(예를 들어, 상기 웨이퍼 레벨 메모리 테스트에서 하나의 메모리 블록의 결함 셀이 잘못 검출되고, 상기 패키지 레벨 메모리 테스트에 의해 상기 메모리 블록에 대한 정확한 결함 셀이 검출된 경우, 또는 하나의 메모리 블록에 대한 결함 셀이 추가되는 경우), 변경된 리페어 정보만이 리페어 정보 저장 블록(220)의 리페어 정보 리스트(230)에 부가(append)될 수 있다.
예를 들어, 상기 패키지 레벨 메모리 테스트에 의해, 제1 메모리 블록(120)의 상기 제1 메모리 셀이 결함 셀이 아니고, 제1 메모리 블록(120)의 제3 메모리 셀이 결함 셀로 판정되고, 제3 메모리 블록(160)의 제2 메모리 셀이 상기 웨이퍼 레벨 메모리 테스트에서와 같이 결함 셀로 판정된 경우, 제3 메모리 블록(160)에 대한 리페어 정보는 다시 기입되지 않고, 제1 메모리 블록(120)에 대한 변경된 리페어 정보가 상기 웨이퍼 레벨 메모리 테스트를 통하여 리페어 정보 저장 블록(220)에 기입된 리페어 정보 리스트(230)에 부가될 수 있다. 즉, 도 3에 도시된 바와 같이, 리페어 정보 리스트(230)에 제1 메모리 블록(120)을 나타내는 메모리 인덱스(MI) 및 결함 셀의 어드레스(FCADDR)로서 상기 제3 메모리 셀의 어드레스(CELL3)를 가지는 제3 행(236)이 부가될 수 있다. 한편, 도 4 내지 도 5d를 참조하여 후술되는 바와 같이, 리페어 정보 리스트(230)의 제1 행(232)이 독출될 때, 제1 메모리 블록(120)에 연결된 제1 결함 셀 어드레스 레지스터(212)에 잘못 검출된 상기 제1 메모리 셀의 어드레스(CELL1)이 기입(또는 로딩)되더라도, 이 후 리페어 정보 리스트(230)의 제3 행(236)이 독출될 때, 제1 결함 셀 어드레스 레지스터(212)에 정확하게 검출된 상기 제3 메모리 셀의 어드레스(CELL3)이 중복 기입(또는 재로딩)됨으로써, 제1 결함 셀 어드레스 레지스터(212)에 정확한 결함 셀의 어드레스가 로딩될 수 있다.
한편, 종래의 집적 회로에서는, 리페어 정보가 프로그램된 후 후속 메모리 테스트에 의해 상기 리페어 정보가 변경되는 경우, 전체 메모리 블록들에 대한 리페어 정보가 추가적인 저장 공간에 프로그램되어야 했다. 그러나, 본 발명의 실시예들에 따른 리페어 정보 제공 장치(200)를 포함하는 집적 회로(100)에서는, 변경된 어드레스의 결함 셀을 가지는 메모리 블록에 대한 리페어 정보만이 기존의 리페어 정보 리스트에 부가됨으로써, 상기 추가적인 저장 공간이 불필요할 수 있다. 즉, 본 발명의 실시예들에 따른 리페어 정보 제공 장치(200)를 포함하는 집적 회로(100)는 리페어 정보의 재프로그래밍(reprogramming)을 가능하게 할 수 있다.
도 4는 본 발명의 실시예들에 따른 리페어 정보 제공 방법을 나타내는 순서도이고, 도 5a 내지 도 5d는 도 4의 리페어 정보 제공 방법을 수행하는 도 1의 리페어 정보 제공 장치의 동작의 일 예를 설명하기 위한 도면들이다.
도 1 및 도 4를 참조하면, 제1 내지 제4 메모리 블록들(120, 140, 160, 180)에 각각 연결된 제1 내지 제4 결함 셀 어드레스 레지스터들(212, 214, 216, 218)이 리셋 신호(SRESET)에 응답하여 실질적으로 동시에 리셋될 수 있다(S410). 예를 들어, 집적 회로(100)에 대한 파워-업 시퀀스가 수행될 때, 리페어 정보 제공 장치(200)는 메모리 블록들(120, 140, 160, 180)에 리페어 정보(예를 들어, 결함 셀 어드레스)를 제공할 수 있다. 메모리 블록들(120, 140, 160, 180)에 상기 리페어 정보가 제공될 때, 우선적으로 결함 셀 어드레스 레지스터들(212, 214, 216, 218)이 리셋될 수 있다. 일 실시예에서, 도 5a에 도시된 바와 같이, 제1 내지 제4 결함 셀 어드레스 레지스터들(212, 214, 216, 218)은 리셋 신호(SRESET)에 응답하여 결함 셀을 가지지 않는 것을 나타내는 초기 값(INI_VALUE)으로 동시에 리셋될 수 있다.
셀 어드레스 레지스터들(212, 214, 216, 218)이 리셋된 후, 리페어 정보 제어 블록(240)은 리페어 정보 저장 블록(220)의 리페어 정보 리스트(230)에서 하나의 행의 결함 셀의 어드레스(FCADDR) 및 메모리 인덱스(MI)를 독출할 수 있다(S430). 일 실시예에서, 리페어 정보 제어 블록(240)은 리페어 정보 저장 블록(220)으로부터 리페어 정보 저장 블록(220)의 복수의 행들을 각각의 행들이 기입된 순서대로 순차적으로 독출할 수 있다. 예를 들어, 도 5b에 도시된 바와 같이, 리페어 정보 제어 블록(240)은 리페어 정보 저장 블록(220)의 리페어 정보 리스트(230)에서 제1 행(232)을 독출할 수 있다. 즉, 리페어 정보 제어 블록(240)은 리페어 정보 저장 블록(220)으로부터 메모리 인덱스(MI)로서 제1 메모리 블록(120)을 나타내는 '00' 및 결함 셀의 어드레스(FCADDR)로서 제1 메모리 셀의 어드레스(CELL1)를 독출할 수 있다. 리페어 정보 제어 블록(240)이 결함 셀의 어드레스(FCADDR) 및 메모리 인덱스(MI)를 독출하면, 리페어 정보 제어 블록(240)은 제1 내지 제4 결함 셀 어드레스 레지스터들(212, 214, 216, 218) 각각에 결함 셀의 어드레스(FCADDR)(예를 들어, 제1 메모리 셀의 어드레스(CELL1))를 전송할 수 있다(S450). 또한, 리페어 정보 제어 블록(240)은 클록 게이트 블록(260)에 메모리 인덱스(MI)에 상응하는 메모리 블록 선택 신호(SMBS)를 제공하고, 클록 게이트 블록(260)은 메모리 블록 선택 신호(SMBS)에 응답하여 메모리 인덱스(MI)에 상응하는 메모리 블록에 연결된 결함 셀 어드레스 레지스터에만 클록 신호(SCLK)를 전송할 수 있다. 따라서, 리페어 정보 제공 장치(200)는 메모리 인덱스(MI)가 나타내는 메모리 블록에 연결된 결함 셀 어드레스 레지스터에만 클록 신호(SCLK)를 선택적으로 전송할 수 있다(S470). 예를 들어, 도 5b에 도시된 바와 같이, 리페어 정보 제어 블록(240)은 제1 메모리 블록(120)을 나타내는 '00'의 메모리 인덱스(MI)에 기초하여 제1 메모리 블록(120)을 나타내는 메모리 블록 선택 신호(SMBS)를 클록 게이팅 블록(260)에 제공하고, 클록 게이팅 블록(260)은 제1 메모리 블록(120)을 나타내는 메모리 블록 선택 신호(SMBS)에 응답하여 클록 신호(SCLK)를 제1 메모리 블록(120)에 연결된 제1 결함 셀 어드레스 레지스터(212)에만 전송할 수 있다. 이에 따라, 클록 신호(SCLK)를 제공받지 않는 제2 내지 제4 결함 셀 어드레스 레지스터들(214, 216, 218)은 초기 값(INI_VALUE)을 유지하고, 클록 신호(SCLK)를 제공받는 제1 결함 셀 어드레스 레지스터(212)는 제1 메모리 셀의 어드레스(CELL1)를 저장할 수 있다.
리페어 정보 리스트(230)의 하나의 행의 독출(S430), 결함 셀 어드레스 레지스터들(212, 214, 216, 218)에 결함 셀의 어드레스(FCADDR)의 전송(S450), 및 메모리 인덱스(MI)에 상응하는 메모리 셀 블록에 연결된 결함 셀 어드레스 레지스터에 클록 신호의 선택적 전송(S470)은 리페어 정보 리스트(230)의 모든 행들(232, 234, 236)이 독출될 때까지 반복될 수 있다(S490). 리페어 정보 리스트(230)의 모든 행들(232, 234, 236)이 독출되지 않은 경우(S490: NO), 다음 행이 독출될 수 있다.
예를 들어, 도 5c에 도시된 바와 같이, 제1 결함 셀 어드레스 레지스터(212)에 제1 메모리 셀의 어드레스(CELL1)가 로딩된 후, 리페어 정보 제어 블록(240)은 리페어 정보 저장 블록(220)의 리페어 정보 리스트(230)에서 제2 행(234)의 제3 메모리 블록(160)을 나타내는 '10' 및 제2 메모리 셀의 어드레스(CELL2)를 독출할 수 있다. 리페어 정보 제어 블록(240)은 제1 내지 제4 결함 셀 어드레스 레지스터들(212, 214, 216, 218) 각각에 제2 메모리 셀의 어드레스(CELL2)를 전송하고, '10'의 메모리 인덱스(MI)에 기초하여 제3 메모리 블록(160)을 나타내는 메모리 블록 선택 신호(SMBS)를 클록 게이팅 블록(260)에 제공할 수 있다. 클록 게이팅 블록(260)은 제3 메모리 블록(160)을 나타내는 메모리 블록 선택 신호(SMBS)에 응답하여 클록 신호(SCLK)를 제3 메모리 블록(160)에 연결된 제3 결함 셀 어드레스 레지스터(216)에만 전송할 수 있다. 이에 따라, 클록 신호(SCLK)를 제공받는 제3 결함 셀 어드레스 레지스터(216)는 제2 메모리 셀의 어드레스(CELL2)를 저장할 수 있다.
또한, 도 5d에 도시된 바와 같이, 제3 결함 셀 어드레스 레지스터(216)에 제2 메모리 셀의 어드레스(CELL2)가 로딩된 후, 리페어 정보 제어 블록(240)은 리페어 정보 저장 블록(220)의 리페어 정보 리스트(230)에서 제3 행(234)의 제1 메모리 블록(160)을 나타내는 '00' 및 제3 메모리 셀의 어드레스(CELL3)를 독출할 수 있다. 리페어 정보 제어 블록(240)은 제1 내지 제4 결함 셀 어드레스 레지스터들(212, 214, 216, 218) 각각에 제3 메모리 셀의 어드레스(CELL3)를 전송하고, '00'의 메모리 인덱스(MI)에 기초하여 제1 메모리 블록(120)을 나타내는 메모리 블록 선택 신호(SMBS)를 클록 게이팅 블록(260)에 제공할 수 있다. 클록 게이팅 블록(260)은 제1 메모리 블록(120)을 나타내는 메모리 블록 선택 신호(SMBS)에 응답하여 클록 신호(SCLK)를 제1 메모리 블록(120)에 연결된 제1 결함 셀 어드레스 레지스터(212)에만 전송할 수 있다. 이에 따라, 클록 신호(SCLK)를 제공받는 제1 결함 셀 어드레스 레지스터(212)에 저장된 제1 메모리 셀의 어드레스(CELL1) 상에 제3 메모리 셀의 어드레스(CELL3)가 중복 기입될 수 있다. 즉, 리페어 정보 리스트(230)에 잘못 검출된 결함 셀의 어드레스를 가지는 행(232)이 기입(또는 프로그램)되더라도, 리페어 정보 리스트(230)의 테일(tail)에 정확한 결함 셀의 어드레스를 가지는 행(236)을 부가함으로써, 기존 리페어 정보를 새로운 저장 공간에 다시 기입하지 않고, 변경된(예를 들어, 정정된 또는 추가된) 결함 셀을 가지는 메모리 블록에 대한 리페어 정보만이 추가될 수 있다.
리페어 정보 리스트(230)의 모든 행들(232, 234, 236)이 독출된 경우(S490: YES), 리페어 정보 제공 장치(200)의 동작이 완료된다. 메모리 블록들(120, 140, 160, 180)은 결함 셀 어드레스 레지스터들(212, 214, 216, 218)에 로딩된 결함 셀들의 어드레스들에 기초하여 리페어 동작을 수행할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 리페어 정보 제공 장치(200), 결함 셀의 어드레스(FCADDR)와 함께 메모리 인덱스(MI)를 저장하고, 메모리 인덱스(MI)에 기초하여 결함 셀 어드레스 레지스터들(212, 214, 216, 218)에 클록 신호(SCLK)를 선택적으로 제공함으로써, 결함 셀을 가지는 메모리 블록에 연결된 결함 셀 어드레스 레지스터에만 결함 셀의 어드레스(FCADDR)를 전송할 수 있다. 이에 따라, 리페어 정보 저장 공간의 사이즈가 감소되고, 리페어 정보 로딩 시간이 감소될 수 있다.
또한, 본 발명의 실시예들에 따른 리페어 정보 제공 장치(200)에서, 리페어 정보 리스트(230)가 서로 다른 결함 셀들의 어드레스들(CELL1, CELL3) 및 동일한 메모리 블록(120)을 나타내는 동일한 메모리 인덱스('00')를 가지는 두 개의 행들(232, 236)을 포함하는 경우, 동일한 메모리 블록(120)에 연결된 결함 셀 어드레스 레지스터(212)에 하나의 행(232)의 어드레스(CELL1)가 기입된 후, 하나의 행(232)의 어드레스(CELL1) 상에 다른 행(236)의 어드레스(CELL3)가 중복 기입될 수 있다. 이에 따라, 잘못된 결함 셀의 어드레스(CELL1)가 리페어 정보 저장 블록(220)에 기입(또는 프로그램)되더라도, 리페어 정보 저장 블록(220)에 다른 결함 셀의 어드레스들이 다시 기입되지 않고, 정확한 결함 셀의 어드레스(CELL3)만이 리페어 정보 저장 블록(220)에 기입(또는 재프로그램)될 수 있다. 즉, 본 발명의 실시예들에 따른 리페어 정보 제공 장치(200)는 리페어 정보의 재프로그래밍을 가능하게 할 수 있다.
도 6은 본 발명의 실시예들에 따른 리페어 정보 제공 장치를 포함하는 집적 회로를 나타내는 블록도이다.
도 6을 참조하면, 집적 회로(500)는 복수의 메모리 블록들(520, 540, 560, 580), 및 리페어 정보 제공 장치(600)를 포함한다. 리페어 정보 제공 장치(600)는 복수의 결함 셀 어드레스 레지스터들(612, 614, 616, 618), 리페어 정보 저장 블록(620), 리페어 정보 제어 블록(640), 및 클록 게이팅 블록(660)을 포함할 수 있다. 한편, 도 6의 리페어 정보 제공 장치(600)는, 각 결함 셀 어드레스 레지스터(612, 614, 616, 618)가 리페어 정보 제어 블록(640)으로부터 결함 셀의 어드레스(FCADDR)의 비트들을 병렬적으로 수신하도록 구성된 것 외에, 도 1의 리페어 정보 제공 장치(200)와 유사한 구성을 가질 수 있다.
각 결함 셀 어드레스 레지스터(612, 614, 616, 618)는 리페어 정보 제어 블록(640)으로부터 결함 셀의 어드레스(FCADDR)의 비트들을 실질적으로 동시에 각각 수신하는 플립-플롭들(FF)을 포함할 수 있다. 예를 들어, 플립-플롭들(FF)의 입력 단자들이 서로 다른 신호 라인들을 통하여 리페어 정보 제어 블록(640)에 연결될 수 있고, 상기 신호 라인들을 통하여 결함 셀의 어드레스(FCADDR)의 서로 다른 비트들이 전송될 수 있다. 이와 같이, 결함 셀의 어드레스(FCADDR)의 비트들이 각 결함 셀 어드레스 레지스터(612, 614, 616, 618)에 병렬적으로 전송됨으로써, 각각의 플립-플롭들(FF)은 결함 셀의 어드레스(FCADDR)의 상응하는 비트들을 하나의 클록 사이클 동안 실질적으로 동시에 저장할 수 있다. 이에 따라, 본 발명의 실시예들에 따른 리페어 정보 제공 장치(600)에서, 하나의 클록 사이클에서 각 결함 셀 어드레스 레지스터(612, 614, 616, 618)에 결함 셀의 어드레스(FCADDR)가 로딩될 수 있고, 리페어 정보 로딩 시간이 더욱 감소될 수 있다.
도 7은 본 발명의 실시예들에 따른 리페어 정보 제공 장치를 포함하는 집적 회로를 나타내는 블록도이다.
도 7을 참조하면, 집적 회로(700)는 복수의 메모리 블록들(720, 740, 760, 780), 및 리페어 정보 제공 장치(800)를 포함한다. 리페어 정보 제공 장치(800)는 복수의 결함 셀 어드레스 레지스터들(812, 814, 816, 818), 리페어 정보 저장 블록(820), 리페어 정보 제어 블록(840), 및 데이터 게이팅 블록(860)을 포함할 수 있다. 한편, 도 7의 리페어 정보 제공 장치(700)는, 도 1의 클록 게이팅 블록(260)을 대신하여 데이터 게이팅 블록(860)을 포함하는 것을 제외하고, 도 1의 리페어 정보 제공 장치(200)와 유사한 구성을 가질 수 있다.
리페어 정보 제어 블록(840)은 리페어 정보 저장 블록(820)으로부터 리페어 정보를 독출하고, 상기 독출된 리페어 정보에 포함된 메모리 인덱스(MI)에 기초하여 메모리 블록 선택 신호(SMBS)를 생성하고, 상기 독출된 리페어 정보에 포함된 결함 셀의 어드레스(FCADDR)를 데이터 게이팅 블록(860)에 제공할 수 있다. 데이터 게이팅 블록(860)은 메모리 블록 선택 신호(SMBS)에 기초하여 결함 셀의 어드레스(FCADDR)를 결함 셀 어드레스 레지스터들(812, 814, 816, 818) 중 결함 셀을 가지는 메모리 블록에 연결된 결함 셀 어드레스 레지스터에 선택적으로 전송할 수 있다. 일 실시예에서, 데이터 게이팅 블록(860)은 리페어 정보 제어 블록(840)으로부터 결함 셀의 어드레스(FCADDR)를 수신하는 입력 단자 및 결함 셀 어드레스 레지스터들(812, 814, 816, 818)에 각각 상응하는 복수의 출력 단자들을 가지고, 메모리 블록 선택 신호(SMBS)에 응답하여 상기 출력 단자들 중 선택된 하나에 결함 셀의 어드레스(FCADDR)를 출력하는 디멀티플렉서(870)를 포함할 수 있다.
일 실시예에서, 디멀티플렉서(870)의 상기 입력 단자 및 상기 출력 단자들 각각은 2 이상의 비트-폭을 가질 수 있다. 예를 들어, 상기 입력 단자 및 상기 출력 단자들 각각은 결함 셀의 어드레스(FCADDR)의 비트 수에 상응하는 비트-폭을 가질 수 있다. 이에 따라, 메모리 인덱스(MI)에 상응하는 메모리 블록에 연결된 결함 셀 어드레스 레지스터는 결함 셀의 어드레스(FCADDR)의 비트들을 병렬적으로 수신할 수 있다. 이 경우, 각 결함 셀 어드레스 레지스터(812, 814, 816, 818)는 데이터 게이팅 블록(860)으로부터 결함 셀의 어드레스(FCADDR)의 비트들을 병렬적으로 수신하도록 연결된 복수의 플립-플롭들을 포함할 수 있다. 따라서, 각각의 플립-플롭들은 결함 셀의 어드레스(FCADDR)의 상응하는 비트들을 하나의 클록 사이클 동안 실질적으로 동시에 저장할 수 있다. 즉, 하나의 클록 사이클에서 각 결함 셀 어드레스 레지스터(812, 814, 816, 818)에 결함 셀의 어드레스(FCADDR)가 로딩될 수 있고, 리페어 정보 로딩 시간이 더욱 감소될 수 있다.
본 발명은 메모리 블록을 가지는 임의의 집적 회로에 적용될 수 있다. 예를 들어, 본 발명은 어플리케이션 프로세서(Application Processor; AP), 모뎀(Modem), ModAP(빌트-인 모뎀을 가지는 AP), ARM 코어 등과 같은 시스템-온-칩(System-on-Chip; SoC)에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 메모리 블록들을 포함하는 집적 회로의 리페어 정보 제공 장치에 있어서,
    상기 복수의 메모리 블록들에 각각 연결된 복수의 결함 셀 어드레스 레지스터들;
    결함 셀의 어드레스 및 상기 메모리 블록들 중 상기 결함 셀을 가지는 메모리 블록을 나타내는 메모리 인덱스를 포함하는 리페어 정보를 저장하는 리페어 정보 저장 블록;
    상기 리페어 정보 저장 블록으로부터 상기 리페어 정보를 독출하고, 상기 독출된 리페어 정보에 포함된 상기 결함 셀의 어드레스를 상기 결함 셀 어드레스 레지스터들 각각에 전송하고, 상기 독출된 리페어 정보에 포함된 상기 메모리 인덱스에 기초하여 메모리 블록 선택 신호를 생성하는 리페어 정보 제어 블록; 및
    클록 신호를 수신하고, 상기 메모리 블록 선택 신호에 기초하여 상기 클록 신호를 상기 결함 셀 어드레스 레지스터들 중 상기 결함 셀을 가지는 상기 메모리 블록에 연결된 결함 셀 어드레스 레지스터에 선택적으로 전송하는 클록 게이팅 블록을 포함하는 리페어 정보 제공 장치.
  2. 제1 항에 있어서, 상기 결함 셀 어드레스 레지스터들 각각은 리셋 신호를 수신하는 리셋 단자들을 가지는 복수의 플립-플롭들을 포함하는 리페어 정보 제공 장치.
  3. 제2 항에 있어서, 상기 결함 셀 어드레스 레지스터들은 상기 리셋 신호에 응답하여 상기 결함 셀을 가지지 않는 것을 나타내는 초기 값으로 동시에 리셋되는 리페어 정보 제공 장치.
  4. 제1 항에 있어서, 상기 리페어 정보 저장 블록은 상기 리페어 정보로서 각 행이 상기 결함 셀의 어드레스 및 상기 메모리 인덱스를 가지는 복수의 행들의 리페어 정보 리스트를 저장하고,
    상기 리페어 정보 제어 블록은 상기 리페어 정보 저장 블록으로부터 상기 복수의 행들을 순차적으로 독출하는 리페어 정보 제공 장치.
  5. 제4 항에 있어서, 상기 리페어 정보 리스트가 서로 다른 결함 셀들의 제1 및 제2 어드레스들 및 동일한 메모리 블록을 나타내는 동일한 메모리 인덱스를 가지는 제1 및 제2 행들을 포함하는 경우, 상기 리페어 정보 제어 블록은 상기 제1 행 및 상기 제2 행을 순차적으로 독출하고,
    상기 리페어 정보 제어 블록이 상기 제1 행을 독출할 때, 상기 동일한 메모리 블록에 연결된 결함 셀 어드레스 레지스터에 상기 제1 행의 상기 제1 어드레스가 기입되고,
    상기 리페어 정보 제어 블록이 상기 제2 행을 독출할 때, 상기 동일한 메모리 블록에 연결된 상기 결함 셀 어드레스 레지스터에 저장된 상기 제1 행의 상기 제1 어드레스 상에 상기 제2 행의 상기 제2 어드레스가 중복 기입되는 리페어 정보 제공 장치.
  6. 제1 항에 있어서, 상기 클록 게이팅 블록은,
    인에이블 신호를 수신하는 입력 단자 및 복수의 출력 단자들을 가지고, 상기 메모리 블록 선택 신호에 응답하여 상기 출력 단자들 중 선택된 하나에 상기 인에이블 신호를 출력하는 디멀티플렉서; 및
    각각이 상기 디멀티플렉서의 상기 출력 단자들 중 상응하는 하나에 연결된 제1 입력 단자, 클록 신호를 수신하는 제2 입력 단자, 및 상기 결함 셀 어드레스 레지스터들 중 상응하는 하나의 클록 단자에 연결된 출력 단자를 가지는 복수의 AND 게이트들을 포함하는 리페어 정보 제공 장치.
  7. 제1 항에 있어서, 상기 결함 셀 어드레스 레지스터들 각각은,
    상기 리페어 정보 제어 블록으로부터 상기 결함 셀의 어드레스의 비트들을 직렬적으로 수신하도록 순차적으로 연결된 복수의 플립-플롭들을 포함하는 리페어 정보 제공 장치.
  8. 제1 항에 있어서, 상기 결함 셀 어드레스 레지스터들 각각은,
    상기 리페어 정보 제어 블록으로부터 상기 결함 셀의 어드레스의 비트들을 병렬적으로 수신하도록 연결된 복수의 플립-플롭들을 포함하는 리페어 정보 제공 장치.
  9. 제8 항에 있어서, 상기 복수의 플립-플롭들은 하나의 클록 사이클에서 상기 결함 셀의 어드레스의 비트들을 저장하는 리페어 정보 제공 장치.
  10. 복수의 메모리 블록들을 포함하는 집적 회로의 리페어 정보 제공 장치에 있어서,
    상기 복수의 메모리 블록들에 각각 연결된 복수의 결함 셀 어드레스 레지스터들;
    결함 셀의 어드레스 및 상기 메모리 블록들 중 상기 결함 셀을 가지는 메모리 블록을 나타내는 메모리 인덱스를 포함하는 리페어 정보를 저장하는 리페어 정보 저장 블록;
    상기 리페어 정보 저장 블록으로부터 상기 리페어 정보를 독출하고, 상기 독출된 리페어 정보에 포함된 상기 결함 셀의 어드레스를 출력하고, 상기 독출된 리페어 정보에 포함된 상기 메모리 인덱스에 기초하여 메모리 블록 선택 신호를 생성하는 리페어 정보 제어 블록; 및
    상기 리페어 정보 제어 블록으로부터 상기 결함 셀의 어드레스를 수신하고, 상기 메모리 블록 선택 신호에 기초하여 상기 결함 셀의 어드레스를 상기 결함 셀 어드레스 레지스터들 중 상기 결함 셀을 가지는 메모리 블록에 연결된 결함 셀 어드레스 레지스터에 선택적으로 전송하는 데이터 게이팅 블록을 포함하는 리페어 정보 제공 장치.
KR1020150104097A 2015-07-23 2015-07-23 집적 회로의 리페어 정보 제공 장치 KR102276007B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150104097A KR102276007B1 (ko) 2015-07-23 2015-07-23 집적 회로의 리페어 정보 제공 장치
US15/095,245 US10346240B2 (en) 2015-07-23 2016-04-11 Repair information providing device in an integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150104097A KR102276007B1 (ko) 2015-07-23 2015-07-23 집적 회로의 리페어 정보 제공 장치

Publications (2)

Publication Number Publication Date
KR20170011449A true KR20170011449A (ko) 2017-02-02
KR102276007B1 KR102276007B1 (ko) 2021-07-12

Family

ID=57836241

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150104097A KR102276007B1 (ko) 2015-07-23 2015-07-23 집적 회로의 리페어 정보 제공 장치

Country Status (2)

Country Link
US (1) US10346240B2 (ko)
KR (1) KR102276007B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107291591A (zh) * 2017-06-14 2017-10-24 郑州云海信息技术有限公司 一种存储故障修复方法及装置
US10163486B1 (en) * 2017-08-31 2018-12-25 Micron Technology, Inc. Command signal clock gating
KR20190048132A (ko) 2017-10-30 2019-05-09 삼성전자주식회사 페일 어드레스의 중복 프로그램을 방지하기 위한 메모리 장치 및 그것의 동작 방법
KR20210079650A (ko) * 2019-12-20 2021-06-30 에스케이하이닉스 주식회사 리페어 분석 회로 및 이를 포함하는 메모리
CN112447247A (zh) * 2020-10-19 2021-03-05 加特兰微电子科技(上海)有限公司 数据存储装置、系统级芯片、无线电器件和设备
KR20230030795A (ko) * 2021-08-26 2023-03-07 삼성전자주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 장치
US11609815B1 (en) * 2021-08-30 2023-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semicoductor device and operation method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090195280A1 (en) * 2008-01-31 2009-08-06 Peer Schlegel Integrated circuit having a memory with a plurality of storage cells of synchronous design and connected to clock gating units
US20130148451A1 (en) * 2011-12-09 2013-06-13 Fujitsu Limited Memory device including redundant memory cell block
KR20140059684A (ko) * 2012-11-08 2014-05-16 에스케이하이닉스 주식회사 집적회로 및 메모리 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4707842A (en) * 1985-04-03 1987-11-17 Siemens Aktiengesellschaft Apparatus and method for acquiring data and clock pulses from asynchronous data signals
US6795942B1 (en) * 2000-07-06 2004-09-21 Lsi Logic Corporation Built-in redundancy analysis for memories with row and column repair
US7200056B2 (en) * 2004-07-12 2007-04-03 Freescale Semiconductor, Inc. Memory row/column replacement in an integrated circuit
JP4364200B2 (ja) 2006-01-18 2009-11-11 株式会社東芝 半導体集積回路装置
US7949908B2 (en) * 2006-10-11 2011-05-24 Marvell Israel (M.I.S.L) Ltd. Memory repair system and method
KR100877701B1 (ko) * 2006-11-23 2009-01-08 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 리던던시 방법
JP5497631B2 (ja) * 2007-04-26 2014-05-21 アギア システムズ インコーポレーテッド ヒューズ焼付け状態機械及びヒューズダウンロード状態機械に基づく内蔵メモリ修理方法
JP2009043328A (ja) * 2007-08-08 2009-02-26 Toshiba Corp 半導体集積回路
JP2009099186A (ja) 2007-10-16 2009-05-07 Panasonic Corp 半導体装置
JP2009146487A (ja) * 2007-12-12 2009-07-02 Renesas Technology Corp 半導体集積回路
US8339880B2 (en) 2008-02-22 2012-12-25 Hynix Semiconductor Inc. Circuit for controlling redundancy in semiconductor memory apparatus
JP5439974B2 (ja) 2009-06-22 2014-03-12 富士通セミコンダクター株式会社 半導体装置及び不良箇所情報の書き込み方法
JP5528747B2 (ja) 2009-09-11 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置、救済アドレス情報書き込み装置及び救済アドレス情報の書き込み方法
JP2011123965A (ja) 2009-12-11 2011-06-23 Toshiba Corp 半導体記憶装置
JP5640916B2 (ja) * 2011-07-27 2014-12-17 富士通セミコンダクター株式会社 メモリ装置
JP5481444B2 (ja) * 2011-08-31 2014-04-23 株式会社東芝 半導体装置
JP2013122800A (ja) 2011-12-09 2013-06-20 Fujitsu Ltd メモリ装置
JP2014186785A (ja) 2013-03-25 2014-10-02 Micron Technology Inc 半導体装置
US9202595B2 (en) * 2013-11-12 2015-12-01 Micron Technology, Inc. Post package repair of memory devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090195280A1 (en) * 2008-01-31 2009-08-06 Peer Schlegel Integrated circuit having a memory with a plurality of storage cells of synchronous design and connected to clock gating units
US20130148451A1 (en) * 2011-12-09 2013-06-13 Fujitsu Limited Memory device including redundant memory cell block
KR20140059684A (ko) * 2012-11-08 2014-05-16 에스케이하이닉스 주식회사 집적회로 및 메모리 장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
S. Seo 외, "A Scan Shifting Method based on Clock Gating of Multiple Groups for Low Power Scan Testing," 16th International Symposium on Quality Electronic Design, 2015. 03.* *

Also Published As

Publication number Publication date
US10346240B2 (en) 2019-07-09
KR102276007B1 (ko) 2021-07-12
US20170024273A1 (en) 2017-01-26

Similar Documents

Publication Publication Date Title
KR102276007B1 (ko) 집적 회로의 리페어 정보 제공 장치
US10403387B2 (en) Repair circuit used in a memory device for performing error correction code operation and redundancy repair operation
JP3708726B2 (ja) 欠陥救済回路
EP2092529B1 (en) Embedded memory repair on the basis of fuse burn state machine and a fuse download state machine
KR100634414B1 (ko) 에러 검출용 패러티 발생기를 구비한 낸드 플래시 메모리 장치 및 그것의 에러 검출 방법
US9293227B1 (en) Semiconductor memory apparatus and semiconductor integrated circuit apparatus
US9852810B2 (en) Optimizing fuseROM usage for memory repair
US8570820B2 (en) Selectable repair pass masking
US7739560B2 (en) Nonvolatile semiconductor memory device and method of self-testing the same
KR20020005960A (ko) 반도체 집적회로
CN108511029B (zh) 一种fpga中双端口sram阵列的内建自测和修复系统及其方法
US9256505B2 (en) Data transformations to improve ROM yield and programming time
US9847142B2 (en) Semiconductor apparatus and repair method thereof
JP2006228330A (ja) 半導体記憶装置
US9093178B1 (en) Integrated circuit with programmable storage cell array and boot-up operation method thereof
US9218262B2 (en) Dynamic memory cell replacement using column redundancy
US6639863B2 (en) Semiconductor integrated circuit device having link element
US7352638B2 (en) Method and apparatus for testing a memory device
CN106710632B (zh) 存储器装置
KR20210113841A (ko) 리페어 회로 및 이를 포함하는 메모리 장치
US9087611B2 (en) System and method for integrated circuit memory repair with binary-encoded repair control word
US20230395177A1 (en) Enabling or disabling on-die error-correcting code for a memory built-in self-test
US20070118778A1 (en) Method and/or apparatus to detect and handle defects in a memory

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20150723

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20200107

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20150723

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20201119

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20210511

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20210706

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20210707

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20240626

Start annual number: 4

End annual number: 4