JP2005518062A - 集積回路の物理パラメータからの２進コードの抽出 - Google Patents

Abstract

【課題】 集積回路の物理パラメータからの２進コードの抽出を提供すること。
【解決手段】 本発明は、２つの抵抗器（Ｒｄ、Ｒｇ）の値の差に基づいて２進値を抽出する集積セル（１）に関し、このセルは、前記抵抗器間の差の符号の２進法読取りを行うための接続手段と、値の差の前記符号を不変にするために前記抵抗の１つの値の変更を行うための接続手段に加えて備える。

Description

本発明は不変の２進コードを集積回路中に格納することに関する。本発明は、より詳細には、集積回路から、この回路の製造につながるパラメータから生じる２進コードを抽出することに関連する。製造に関連付けられるそのようなパラメータは、一般に物理パラメータと呼ばれ、物理パラメータ・ネットワーク（ＰＰＮ）で与えられる。集積回路に「埋め込まれた」そのような２進コードは、例えば、レジスタまたはそのようなものにディジタル・ワードの形で永久的に記憶することを避け、かつこのコードの検出を防止するために使用される。集積回路チップに含まれた識別回路の製造につながるパラメータに基づいて、電子要素または組立品を識別することへの応用では、この識別は現在「集積回路指紋」と呼ばれている。

本発明は、より詳細には、少なくとも部分的に抵抗性の電気経路の形で格納され、かつフリップ・フロップまたはそのようなもので読まれる２進コードの抽出に関連する。そのような２進コードを格納し、かつそのようなコードで集積回路を識別する回路の例は、本出願人のフランス特許出願番号２８２３３４０および２８２３３４１に記載されている。

これらの回路で使用される原理は、読取りをトリガする同じ電気エッジを、異なるフリップ・フロップに至る異なる電気経路で循環させることである。特定の経路の遅延が、フリップ・フロップ読取りの同期をとる基準または平均遅延よりも短いか長いかに従って、対応するフリップ・フロップの出力状態は０か１になる。そして、異なるフリップ・フロップの出力が、電気経路の形で格納された２進コードを与える。ただ単に、その電気経路を形成するトラックの長さで、この電気経路を異なるようにすることができるが、電気経路が抵抗要素（実際には、フリップ・フロップを形成するＭＯＳトランジスタのゲートで形成される容量性要素と関連している）を含んで、ＲＣセルを形成するようにするのが好ましい。

そのような２進コード記憶の大きな長所は、前記のコードが、直接デジタルの形ではなくて、ある点では海賊行為をいっそう困難にするアナログの形で格納されることである。

上述の回路では、電気経路で格納されたコードを目に見えないようにする目的を実現するために、経路は基準遅延を与える電気経路と比べて（長さの点で）あまり違いすぎないことを確かめなければならない。逆の場合には、経路が基準経路に比べて明らかに長いか短いかによって、光学的な検出が可能になるおそれがある。

さらに、いくつかの場合には、また完全に無秩序で予期できないやり方では、フリップ・フロップのうちの１つの電気経路が、このフリップ・フロップでのエッジの伝播と関連したとき、平均経路と完全に同じ遅延を示すかもしれない。そして、このフリップ・フロップでは、２進コードの次から次への抽出で再現性のない出力状態を有するおそれがある。

上述の記憶回路のこの２つの欠点は、フリップ・フロップ読取りの同期をとるために平均遅延を使用することによっている。

２進コード抽出の他の技法は、セルの２つの枝路間の抵抗差を検出することから成る。この差は、電圧測定または電流測定で読まれる。再び、２つのセル抵抗が同一である場合には、２進コードの次から次の抽出で再現性のない状態が得られる。

読取りモード（時間、電流、電圧）が何であろうと生じる問題は、２つの厳密に同一の抵抗を持つことの理論的な危険性に関連している。

他の問題は、異なる値のビットを与える抵抗間の差を（特に、光学的に）見えないようにすることである。

本発明は、集積回路に埋め込まれた２進コードの抽出を改善することを目的とする。

また、本発明は、集積回路の物理的なパラメータから生じる２進コードを格納する、上述の回路の不利点を克服した回路を提供することを目的とする。

伝播時間測定において、本発明は、より具体的には、異なるフリップ・フロップと関連した電気経路を比較するために、共通の基準または平均電気経路を使用しないようにすることを目的とする。

また、本発明は、そのようなフリップ・フロップ回路の異なる電気経路または、電圧または電流測定セルの抵抗間の差、で生じる遅延を検出できないようにすることを目的とする。

また、本発明は、ＭＯＳトランジスタを形成するために現在使用されている技術と共存でき、かつ特に、追加の製造ステップを生じない解決策を提供することを目的とする。

これらおよび他の目的を達成するために、本発明は、２つの抵抗の値の差に基づいて２進値を抽出する集積セルにおいて、
前記抵抗間の値の差の符号を２進法で読み取るための接続手段と、
前記値の差の符号を不変にするために、前記抵抗の１つの値を変更するための接続手段と、を備える集積セルを提供する。

本発明の実施例に従って、セルは、前記抵抗器間の差の前記符号を２進法で読み取るための手段を集積化する。

本発明の実施例に従って、前記値の変更は、不可逆でかつ安定なやり方で、セルの読取り動作電流の範囲内で、前記抵抗器の１つの値を減少させることから成る。

本発明の実施例に従って、抵抗器は、ポリシリコンでつくられ、かつ同一公称値を持つような大きさにつくられる。

本発明の実施例に従って、前記値の減少は、抵抗の値が最大である場合の電流よりも大きな電流を、対応する抵抗器に一時的に課すことでもたらされる。

本発明の実施例に従って、セルは、２つの電気経路におけるトリガ信号のエッジの伝播に基づいた２進値の抽出に利用され、さらに電圧を印加する２つの端子間に２つの並列枝路を備え、各枝路は、直列に、
電気経路を区別するための前記抵抗器の１つと、
読取りトランジスタと、
選択トランジスタとを備え、各枝路の抵抗器と読取りトランジスタの接合点がセルの出力端子を定め、さらに各枝路の読取りトランジスタのゲートが他方の枝路の出力端子に接続されている。

本発明の実施例に従って、各枝路は、さらに、含まれた枝路の抵抗器が接続されている電圧の反対側の電圧を印加する前記端子にその出力端子を接続する安定化トランジスタを備える。

本発明の実施例に従って、安定化トランジスタは、抵抗の１つの値に前記減少を生じさせるように使用される。

本発明の実施例に従って、前記電圧は、初期セル状態の比較的低い読取り電圧および比較的高い安定化電圧から選ばれる。

本発明の実施例に従って、セルは、
第１の供給端子とセル状態を差動的に読み取るための端子との間に接続された前記抵抗器の１つを各々が備える２つの並列枝路と、
前記読取り端子の１つを、供給電圧を印加する第２の端子に接続する少なくとも１つのプログラミング・スイッチとを備える。

本発明の実施例に従って、各枝路は、プログラミング・スイッチを備える。

本発明の実施例に従って、供給端子の１つは、セレクタを介して少なくとも２つの供給電圧に接続され、その中に比較的低い読取り動作供給電圧と比較的高い安定化供給電圧がある。

本発明の実施例に従って、少なくとも１つの選択トランジスタは、第１の供給端子と前記対応する読取り端子の間で各前記抵抗器と直列に関連付けられている。

本発明の実施例に従って、各前記抵抗器は、他方の枝路の抵抗器に接続された制御端子を有するラッチによって、第２の供給端子に接続されている。

本発明の実施例に従って、セルは、セル状態を読み取るための差動増幅器を備える。

本発明の実施例に従って、各枝路は、それの抵抗器の両側に、それぞれＮチャネル・トランジスタおよびＰチャネル・トランジスタを備え、これらのトランジスタのゲートが、互いに、他方の枝路の抵抗器の端子に接続されている。

本発明は、また、２個の抵抗の差の符号を不可逆にするために、含まれた枝路の抵抗の値が最大を示す場合の電流よりも大きな安定化電流を、抵抗器の１つに一時的に課すことから成る、メモリ・セルをプログラムする方法を提供する。

本発明の実施例に従って、本方法は、
選択された抵抗器の電流を段階的に増加するステップと、
より大きな電流を加えるごとにその後で、機能的な読取り環境でこの抵抗器の値を測定するステップとを備える。

本発明の実施例に従って、適合されたプログラミング電流を選択されたプログラミング抵抗器に加えるために、安定化電流と所望の最終抵抗の間の対応の予め決定された表が使用される。

本発明の実施例に従って、本方法は、
セルの初期状態の読取りを起こさせるステップと、
抵抗器のうちで、ハイ出力状態を与える枝路と関連した抵抗器を、抵抗の値が最大を示す場合の電流よりも大きな束縛電流に一時的に従わせるステップとを備える。

本発明の実施例に従って、束縛電流は、束縛電流と所望の最終抵抗の間の対応の予め決定された表から選択される。

また、本発明は、ｎビットの２進コードを集積回路チップに格納し、また集積回路チップから抽出する回路であって、
ｎ個のセルと、
中央制御ユニットと、を備える回路を提供する。

本発明の実施例に従って、セルに含まれたｎビットは並列に抽出される。

また、本発明は集積回路チップを識別する回路を提供する。

本発明の前述の目的、特徴、および利点は、添付の図面に関連して、特定の実施例についての以下の限定しない説明で詳細に述べる。

異なる図面において、同じ要素は同じ参照符で示した。はっきりさせるために、本発明の理解に必要な要素だけを図面に示し、また以下で説明する。特に、本発明に従って回路に格納された２進ワードを読み出し、かつ利用する様々な回路は、詳しく述べなかった。集積回路の物理的なパラメータに依存する２進コードの利用は何であっても、本発明を実施することができる。さらに、堆積およびエッチングによるポリシリコン抵抗の実際の形成は詳しく述べなかった。本発明は、従来方法で形成された抵抗器で実施することができる。

本発明の特徴は、抽出すべき２進状態を条件付けする抵抗器間の初期（固有）の差を検出し、かつこの差が何であろうとも、この差の符号を確定し、すなわち安定化する（不変にする）ことである。

時間測定に利用された実施例では、本発明の特徴は、埋込み２進コードのビットを与える双安定形またはフリップ・フロップ形の各読出しまたは抽出要素の中に、埋込みビットを表す電気経路と比較すべき電気基準経路を設けることである。より具体的には、本発明は、異なる時定数を有する電気経路の形で格納された２進コードのビットごとに、対応するビットの差動抽出構造を設ける。

差動電圧または電流測定に利用される他の実施例では、本発明の特徴は、一定電流での抵抗−電圧変換または一定電圧での抵抗−電流変換によって、抵抗器間の差の読取りを起こさせることである。初期（固有の、すなわち製造後）状態に利用されるこの読取りは、以下で理解されるように、抵抗間の差の符号を検出するために使用され、この差の符号はそのあとで確定すなわち安定化される。

図１は、本発明の実施例に従って電気経路の形で格納されたビットを抽出するためのセル１の電気図を示す。

セル１は、電圧を印加する２つの端子ＥとＭの間に、２つの並列な同一構造の枝路を備え、端子Ｍは接地を表す。セルに給電するこの電圧は、以下で理解されるように、ビットの抽出すなわち読取りが行われるか、それともこのビットの安定化すなわち確定の特有のステップが行われるかによって異なる。

図面の向きで右手枝路と呼ばれる第１の枝路は、抵抗器Ｒｄ、第１の読取りＭＯＳトランジスタＭＮ１ｄ、および第２の選択ＭＯＳトランジスタＭＮ２ｄを直列に備える。抵抗器ＲｄとトランジスタＭＮ１ｄ（したがって、このトランジスタのドレイン）の間の相互接続は、直接（非反転）出力端子と呼ばれる第１の出力端子Ｑを形成する。図面の向きで左手枝路と呼ばれる第２の枝路は、抵抗器Ｒｇ、第１の読取りＭＯＳトランジスタＭＮ１ｇ、および第２の選択ＭＯＳトランジスタＭＮ２ｇを直列に備える。抵抗器ＲｇとトランジスタＭＮ１ｇ（したがって、このトランジスタのドレイン）の相互接続は、端子Ｑの逆である第２の出力端子ＮＱを形成する。トランジスタＭＮ１ｇのゲートは端子Ｑに接続され、一方で、トランジスタＭＮ１ｄのゲートは、所望の双安定効果を得るように端子ＮＱに接続されている。トランジスタＭＮ２ｇおよびＭＮ２ｄのゲートは、共に、セル１の読取りを行うための選択信号を受け取るように意図された端子Ｒに接続されている。図示の例では、すべてのトランジスタはＮチャネルを有する。

本発明に従って、抵抗器ＲｇおよびＲｄは、その製造時に、同じ値を持つように同一の大きさに作られる。これらの抵抗器は、セル１と関連した電気経路に属している。これらの抵抗器は各々、それらがそれぞれ接続されている枝路と反対側の枝路のトランジスタのゲートと共にＲＣセルを画定する。このＲＣセルは、端子Ｅを端子ＱおよびＮＱにそれぞれ接続する電気経路の時定数を条件付けする。

上述のような本発明に従ったセルの動作は、読取りモードでは、次のようである。入力端子Ｒが読取り構成信号すなわち抽出信号（ハイ状態）を受け取り、２つのトランジスタＭＮ２ｇおよびＭＮ２ｄをオンにする。

その後、エッジ（この実施例のバイアスの場合、正）が上述のセルの入力Ｅに加えられる。部品がすべて厳密に同一であれば、端子ＱおよびＮＱでのこのエッジの発生は同時になるはずである。技術的および製造プロセスのばらつきがあると、実際には、そのようではない。結果として、端子ＱおよびＮＱの一方が他方よりも速い電圧増加を経験する。この不平衡で、トランジスタＭＮ１ｇおよびＭＮ１ｄのうちの一方がオンになる。これらのトランジスタのゲートが交差しているために、最初にオンするトランジスタは、最小の時定数を有する電気経路にゲートがかかわっているトランジスタであり、したがって、他方よりも遅れてドレイン電圧が増加するトランジスタである。いったんオンすると、このトランジスタＭＮ１は、強制的にそのドレイン（したがって、対応する出力端子ＱまたはＮＱ）を接地する。これによって、他方の枝路のトランジスタＭＮ１の遮断、したがって対応する端子のハイ状態が確定する。

抵抗の差（または、抵抗間の値の隔たりに比べて、他のばらつきが無視できるほどであること）によってのみ、時定数が異なると仮定すると、最小値を有する抵抗が最小の時定数を発生する。

入力Ｅに加えられる抽出信号の継続時間は重要ではない。抽出信号は２状態の「ディジタル」信号であり、この例では、立上りエッジで抽出すなわち読取りが起こる。その後、ハイ状態の消滅で、セル供給が除去され、したがって記憶ビットが除去される。

コードの検出不可能を維持し、かつこの検出不可能を技術および製造プロセスばらつきに依存するようにするためには、抵抗器ＲｇおよびＲｄが同一であるように設けられ、かつ製造の終わりに、この抵抗のばらつき（これは、本質的には観察できない）だけでセルから抽出されるビットが条件付けされることが重要である。たとえ抵抗器ＲｇおよびＲｄが厳密に同一であっても、セル１の構造は、不明瞭な状態をとることができないようになる。セル１の構造は、例えば他のばらつき（トランジスタ間、端子Ｅからエッジを運ぶ経路間などの）によって必ずある状態をとるようになる。

本発明の利点はすでに見えており、これは、セルの内容を読み取るために、セルの外の要素との比較が必要でないことである。

読取りごとにセル状態（ビット）の再現性を保証するために、本発明の他の特徴に従って、最初の読取りと同時にこの内容を安定化することが行われる。言い換えると、開始段階、最初の使用段階、構成段階またはそのようなもので、物理パラメータから生じるビットの最初の読取りが行われ、その後で、セル安定化ステップがトリガされる。

本発明の意味では、安定化は、セルの（製造に起因する）固有値の永久的な確定を意味する。

この目的のために、本発明の特徴に従って、抵抗器ＲｇおよびＲｄはポリシリコン抵抗器であり、この抵抗器のそれぞれの値は、図２および図３に関連して以下で述べるように、不可逆的な減少を受けるようにすることができる。今のところ単に留意すべきことであるが、抵抗器ＲｇまたはＲｄは、その値が最大であるものの電流よりも大きないわゆる安定化電流すなわち確定電流を受けると、その抵抗値は、公称動作範囲に含まれた電流に戻るとき、不可逆的に減少する。本発明に従って使用されるポリシリコン抵抗器の動作電流の公称範囲は、数１００マイクロアンペアよりも小さく、大抵は数１０マイクロアンペアよりも小さい。安定化電流の大きさは、数ミリアンペアのオーダである。

本発明に従って、安定化ステップは、最初の読取りでハイ状態（したがって、基本的に、より小さな値の抵抗を示す）を示した枝路の抵抗器に、動作電流範囲に比べて大きな電流を受けさせることから成る。そのとき、このことは、この抵抗の値を特に減少させることで、セル状態を確定する。もちろん、安定化電流は他の抵抗器に加えるべきでない。この他の抵抗器は、そのとき、同一値の減少を受け、これにって予期される確定効果が相殺される。

抵抗器ＲｇおよびＲｄのうちの一方で、この抵抗器の動作電流よりも大きな安定化電流を課すために、安定化段階で、直流供給電圧Ｖｐ（ここでは、正）を加えるように端子Ｅが使用される。この供給電圧は、本発明に従って、読取りモードでのセル使用電圧Ｖｒよりも、すなわち、端子Ｅに加えられるエッジのハイ電圧よりも大きい。さらに、端子Ｑ、ＮＱそれぞれを接地に接続するために各枝路とそれぞれ関連付けられている２つのＭＯＳトランジスタＭＮ３ｄおよびＭＮ３ｇ（この例では、Ｎチャネル）が提供される。トランジスタのそれぞれのゲートは、セルの２つの安定化制御入力端子ＷおよびＮＷを形成する。トランジスタＭＮ３ｇおよびＭＮ３ｄのうちのただ１つだけが、安定化ステップ中にオンになるように意図されている。

トランジスタＭＮ３ｇおよびＭＮ３ｄのうちのオンしているものは、関連した枝路の２個の他のトランジスタＭＮ１およびＭＮ２を短絡させ、さらにこの枝路の抵抗器ＲｇまたはＲｄを通して電流を流す。そのとき抵抗器ＲｇまたはＲｄを流れる電流が、この抵抗が最大値を示すものの電流よりも大きいように、安定化電圧Ｖｐが選ばれる。本発明のこの特徴は、図２および図３に関連して以下でなされる説明からより適切になってくる。

セルのトランジスタＭＮ２ｇおよびＭＮ２ｄは、安定化段階（入力Ｒがロー）でオフでなければならない。これらのトランジスタは、読取りトランジスタＭＮ１ｇおよびＭＮ２ｇのソースを浮遊にして、これらのトランジスタＭＮ１ｇおよびＭＮ２ｇを保護するために使用される。トランジスタＭＮ１を切断することで、トランジスタＭＮ２が端子の両端間の高電圧Ｖｐを見なくなって保護される。したがって、トランジスタＭＮ１およびＭＮ２は、読取り電圧Ｖｒに応じた大きさに作ることができる。トランジスタＭＮ３ｇおよびＭＮ３ｄだけは、電圧Ｖｐに耐え、かつセルを安定化するために使用される（読取り動作範囲に比べて）比較的高電流に耐えるような大きさに作る必要がある。

図２は、本発明に従ってセルの抵抗器ＲｄおよびＲｇを形成するために使用されるポリシリコン抵抗器の実施例を示す。

そのような抵抗器（図２に１１として示す）は、絶縁基板１２に堆積された層をエッチングして得られるポリシリコン・トラック（バーとも呼ばれる）で形成される。基板１２は、集積回路基板で単純に直接形成されるか、または、抵抗器１１の絶縁基板または同様なものを形成する絶縁層で形成される。抵抗器１１は、それの２つの端で、抵抗バーを他の集積回路要素に接続するためのものである導電性トラック（例えば、金属トラック）１３および１４に接続される。図２の簡略化された表現は、集積回路を一般に形成する異なる絶縁層および導電層を参照していない。簡略化するために、絶縁層１２の上にあって、その上面の端部で２つの金属トラック１３および１４と接触している抵抗バー１１だけを示した。実際には、抵抗要素１１の他の集積回路要素への接続は、バー１１の端部から始まる、バーと位置あわせされたより幅の広いポリシリコン・トラックで得られる。言い換えると、抵抗要素１１は、一般に、ポリシリコン・トラックの部分をそのトラックの残部よりも狭くして形成される。

要素１１の抵抗Ｒは次の式で与えられる。
Ｒ＝ρ（Ｌ／ｓ）
ここで、ρはトラックを形成する材料（ことによると、ドープされたポリシリコン）の抵抗率を示し、このトラックに要素１１がエッチングされる。Ｌは要素１１の長さを示し、ｓは断面すなわち幅ｌ×厚さｅを示す。要素１１の抵抗率ρは、特に、それを形成するポリシリコンの可能なドーピングに依存している。

大抵の場合、集積回路の形成時に、抵抗器は、いわゆるスクエア抵抗（ｓｑｕａｒｅ ｒｅｓｉｓｔａｎｃｅ）Ｒ_□の考えを参照して実現される。このスクエア抵抗は、材料が堆積された厚さで材料の抵抗率を割ったものとして定義される。上述の関係を利用して要素１１の抵抗を与えると、抵抗は次の関係で与えられる。
Ｒ＝Ｒ_□＊Ｌ／ｌ

商Ｌ／ｌは、抵抗要素１１を形成する正方形の数（スクエア数）と呼ばれるものに対応する。これは、上から分かるように、要素１１を形成するように並べられた、技術に依存する特定の正方形の数を表す。

このように、ポリシリコン抵抗の値は、製造時に、上述のパラメータに基づいて定義され、いわゆる公称抵抗率および抵抗をもたらす。一般に、ポリシリコンの厚さｅは、集積回路の他の製造パラメータによって設定される。例えば、この厚さは、集積回路ＭＯＳトランジスタのゲートに望ましい厚さで設定される。

本発明の特徴は、その値を不可逆的に減少させたいと欲するポリシリコン抵抗器（ＲｇまたはＲｄ）に、抵抗が最大値を超える場合の電流よりも大きなプログラミング電流すなわち束縛電流を一時的に課すことである。この電流は、この抵抗の正常動作電流範囲（読取りモードでの）を超えている。言い換えると、対応する抵抗要素に動作電流範囲を超えた電流を一時的に流すことで、ポリシリコンの抵抗率は、動作電流範囲において安定した不可逆的なやり方で減少している。

本発明の他の特徴は、抵抗値を減少させるために使用される電流が、可溶性要素とは逆に、ポリシリコン要素に対して非破壊的であることである。

図３は、セルの抵抗器の１つの値を減少させて、そのセルを安定化する本発明の実施例を示し、曲線網は、ポリシリコン抵抗を流れる電流に応じて、図２に示す型のポリシリコン抵抗を与えている。

抵抗要素１１（ＲｇまたはＲｄ）を製造するために使用されたポリシリコンは、与えられた寸法ｌ、Ｌおよびｅに対して要素１１に抵抗値Ｒ_ｎｏｍを与える公称抵抗率を示す。抵抗のこの公称（最初の）値は、システムの動作電流範囲で、すなわち一般に１００μＡよりも小さな電流で、抵抗要素１１が安定的にとる値に対応する。

本発明に従って、抵抗の値を減少させ、不可逆的な安定したやり方で例えばＲ_ｎｏｍよりも小さな値Ｒ１に切り換えるために、要素１１の抵抗Ｒの値が最大である場合の電流Ｉｍよりも大きな、これにもかかわらず無限大でない、いわゆる束縛電流（例えば、Ｉ１）が、抵抗要素の両端に流される。図３に示すように、いったん電流Ｉ１が抵抗要素１１に加えられると、集積回路の動作電流の範囲Ａ１では、値Ｒ１の安定した抵抗が得られる。実際、電流に応じた抵抗の曲線Ｓ_ｎｏｍは、比較的小さな電流（１００μＡよりも小さな）で安定している。この曲線は、数ミリアンペアのオーダで、またはそれ以上でも（範囲Ａ２）、実質的により高い電流に向かって増加し始める。この電流範囲で、曲線Ｓ_ｎｏｍは、値の最大Ｉｍを横切る。それから、抵抗は次第に減少する。図３に、ヒューズを作るために一般に使用される範囲に対応する第３の電流範囲Ａ３を示した。これは、１アンペアの１０分の１程度の電流であり、ここで抵抗は急激に増加し始め無限大になる。したがって、本発明は、動作範囲Ａ１と破壊範囲Ａ３の間の中間電流範囲Ａ２を使用して、抵抗の値すなわち、より具体的にはポリシリコン要素の抵抗率の値を不可逆的に減少させる、と考えることができる。

実際は、電流に従って抵抗率の曲線Ｓ_ｎｏｍの最大をいったん通過すると、動作電流範囲で抵抗がとる値は、値Ｒ_ｎｏｍよりも小さくなる。新しい値、例えばＲ１は、不可逆電流段階中に加えられた電流のより高い値（ここではＩ１）に依存する。本当に留意すべきことであるが、本発明で行われる不可逆減少は、集積回路の正常な抽出動作モード（範囲Ａ１）の外で、すなわち、正常抵抗器動作の外で、特定のプログラミング段階で起こる。

理論的には、いったんポリシリコン抵抗の値がより小さな値（例えば、図３のＲ１）に下がると、この値の不可逆減少がさらに実現される。これを実現するには、抵抗の新しい形態Ｓ１の最大電流Ｉ１を電流に従って超えるだけで十分である。例えば、値Ｉ２になるように電流の値を増すことができる。そして、再び電流が減少したとき、正常動作範囲の抵抗器に値Ｒ２が得られる。Ｒ２の値は、値Ｒ１よりも小さく、もちろん値Ｒ_ｎｏｍより小さい。図１に示すようなビットを抽出するための差動セルへの応用で、このことは導入された安定化の不可逆性を示す。第２の安定化段階は、せいぜい、正常値に対する抵抗の値の減少を増大するだけであり、したがって、最初の検出の状態をさらに確定するだけである。

理解されることであるが、電流に従った抵抗の曲線すべては、曲線の最大を超えた後で抵抗値の減少の傾斜で一緒になる。このようにして、特定の抵抗要素（ρ、Ｌ、ｓ）に関して、より小さな抵抗値に切り換わるために到達しなければならない電流Ｉ１、Ｉ２その他は、減少が起こり始める抵抗の値（Ｒ_ｎｏｍ、Ｒ１、Ｒ２）に無関係である。

抵抗値として以上で説明したものは、実際は、抵抗要素を形成するポリシリコンの抵抗率の減少に対応する。ポリシリコン結晶構造を安定したやり方で変更して、また見方によれば材料をリフローして、得られる最終的な結晶構造は到達した最大電流に依存していると、本発明者は考える。実際、束縛電流がシリコン要素の温度上昇を引き起こし、これによって、フローが生じる。

もちろん、ポリシリコン抵抗器を破壊しないようにするために、プログラミング電流範囲Ａ２（数ミリアンペアのオーダ）を超えないことが確かめられる。この用心で、実際には問題が生じることはない。というのは、ヒューズを形成するためにポリシリコンを使用するには、いったん回路が製造された後では使用できないような非常に大きな電流（１アンペアの１０分の１のオーダ）が必要になるからである。

本発明に従ってポリシリコン抵抗器を実際に形成することは、従来の抵抗器の形成と違わない。絶縁基板から始まって、ポリシリコン層を堆積し、抵抗に望ましい寸法に従ってエッチングする。堆積されたポリシリコンの厚さは一般に製造技術によって決定されるので、調整することができる２つの寸法は幅と長さである。一般に、このようにして得られたポリシリコン・バーに、絶縁体が再堆積される。オンラインの相互接続の場合には、より高い導電性であるより幅の広いアクセス・トラックに対して、幅ｌが変更される。図２に示すように上からバーの端部にアクセスする場合には、ポリシリコン・バーの上になる絶縁体（図示しない）にビアをつくって、コンタクト金属トラック１３および１４を接続する。

実際には、最小束縛電流で最大の抵抗調整能力を得るために、抵抗要素に最小厚さおよび最小幅を使用するのが望ましい。この場合、いったんポリシリコン構造が設定されると、長さＬだけで、抵抗の公称値を条件付けする。ポリシリコンの可能なドーピングは、その型が何であれ、本発明の実施を妨げない。ドーピングに関連した唯一の差は、束縛前の公称抵抗率および特定の束縛電流に対して得られる抵抗率にある。言い換えれば、特定の寸法の要素に関して、これは、抵抗値の開始点を条件付け、したがって特定の束縛電流に対して得られる抵抗値を条件付けする。

正しい値を利用することができるために、異なる抵抗値からより小さな値に切り換えるために加えるべき異なる電流が、例えば測定によって予め決定される。例えば、電流のステップで増加を受ける試験抵抗器が使用されて、各増加の後で動作電流範囲に戻って、得られた抵抗値が測定される。測定値は曲線Ｓ_ｎｏｍに従う。したがって、電流（Ｉ１、Ｉ２、図３）および関連した抵抗（Ｒ１、Ｒ２）を決定することができる。そのようにして得られた表の値の間の差は、束縛電流のステップによる増加のために選ばれたステップに依存する。過程のこの事前決定は、使用されるポリシリコンの性質、並びに優先的にスクエア抵抗の性質すなわち材料の抵抗率および材料が堆積された厚さを考慮に入れる。実際、図３に示した曲線はスクエア抵抗の曲線としても読むことができるので、計算値は、抵抗部分の幅と長さで定義される集積回路の異なる抵抗器に変換することができる。そして、不可逆かつ安定したやり方で値を減少させるために抵抗要素に加えるべき束縛電流の値は、前もって決定することができる。この決定によって、安定化段階で使用される電圧Ｖｐを設定することが可能になる。留意すべきことであるが、所望の効果（２つの整合抵抗器のうちの一方の値の著しい減少）のために、抵抗器の最大電流Ｉｍよりも大きいように与えられる束縛電流の精度はクリティカルでない。好ましくは、電圧Ｖｐのばらつきまたは他の回路許容誤差で値の減少を得ることが妨げられないようにするために、具合のよい安全余裕がとられる。例えば、公称値の半分よりも小さな抵抗値を実現する安定化電流によって、回路は、パラメータ化される。

曲線変化、すなわち正常動作における抵抗値の減少は、対応する束縛電流が加えられるやいなやほぼ直ぐである。「ほぼ直ぐ」は、数１０マイクロ秒または数１００マイクロ秒もの持続時間を意味し、この時間は、対応する束縛をポリシリコン・バーに加え、その抵抗の値を減少させるのに十分である。この実験値はバーの（物理的な）大きさに依存している。安全のために数ミリ秒の持続時間を選ぶことができる。さらに、考えられることであるが、いったん最小持続時間に達すると、束縛電流を加える追加の持続時間で、少なくとも一次で、得られる抵抗が変更されることはない。さらに、たとえ事前決定の測定値が与えられても、この束縛を加える持続時間の影響は無視することができないと考えられ、好ましい実施例（束縛値の持続時間および強さを前もって決定する）は、この束縛を加える持続時間を考慮に入れることと完全に両立する。

実施例の特定の例として、０．２２５平方マイクロメートル（ｌ＝０．９μｍ、ｅ＝０．２５μｍ）の断面積及び４５マイクロメートルの長さＬを有するＮ^＋ドープ・ポリシリコン抵抗器を形成した。使用したポリシリコンおよび対応するドーピングで、公称抵抗は、おおよそ６，３００オームであった。これは、スクエア当たりほぼ１２６オームの抵抗に対応する（５０スクエア）。この抵抗器に３ミリアンペアよりも大きな電流を加えることで、５００マイクロアンペアに達する電流の下での動作に対して安定な、抵抗器の値の減少が生じた。３．１ミリアンペアの電流で、抵抗の値は、ほぼ４，５００オームに下がった。この抵抗器に４ミリアンペアの電流を加えることで、抵抗の値はほぼ３，０００オームに減少した。得られた抵抗値は、１００マイクロ秒から１００秒以上までの範囲の束縛持続時間で同じであった。

もちろん、異なる範囲の電流および抵抗の特定のオーダの大きさだけでなく上の例も、現在の技術と関係がある。範囲Ａ１、Ａ２、およびＡ３の電流は、より先進の技術では異なる（より小さい）かもしれないし、さらに電流密度に置き換えることができる。このことによって、本発明の原理は修正されない。依然として３つの範囲があり、抵抗率減少を起こさせるために中間範囲が使用される。

本発明の利点は、従来のＭＯＳトランジスタ製造技術と共存できることである。

本発明の他の利点は、抵抗器に組み込まれる値が紫外線に敏感でないことである。

本発明の他の利点は、シリコン・バーの物理的な損傷でプログラミングが見えるようになる、ヒューズとして使用されるかもしれないポリシリコン抵抗器とは反対に、記憶要素に格納されたコードが光学的に検出できないことである。

本発明の他の利点は、プログラムされた抵抗器の値の不可逆的な変更が非破壊的であり、したがって他の回路部品を損傷するおそれがない。これによって、特に、製造後、および応用回路での有効期間中でも、抵抗値の減少を実現することができるようになる。

図４は、図１に示すセルの型のいくつかのセル１を関連付けて、いくつかのビットの２進ワードまたはコードを抽出する集積記憶回路の実施例の電気図を示す。

この例では、回路は、動作段階に応じて電圧ＶｐまたはレベルＶｒの読取りエッジを印加する単一入力端子２を備える。回路は、所定のビット数ｎの２進コードＢ_１、Ｂ_２、．．．、Ｂ_ｉ−１、Ｂ_ｉ、．．．、Ｂ_ｎ−１、Ｂ_ｎを与える。各ビットＢｉは、セルＣｉの出力（例えば、Ｑ）で与えられる（ｉは、１とｎの間の範囲にある）。図４の例で、フリップ・フロップ１の異なるＱ出力は、個々に、得られた２進コードを格納するレジスタ３の入力に接続されている。レジスタ３の接続および構造の詳細は、示さなかったが本発明の目的ではない。いったん２進コードがレジスタに含まれると、それの利用は用途に依存し、その実施は当業者の才能の範囲内にある。

図４の回路は、すべてのセル１に共通な中央ユニット４（ＣＵ）を備える。ユニット４は、特に、すべてのセルを読取り動作または安定化動作に設定する機能を有する。例えば、ユニット４は、直流電圧Ｖｐを印加する端子６か、読取りモードにおいてコード抽出をトリガするディジタル信号（振幅Ｖｒのエッジ）が加えられる端子５かのどちらかに端子２を接続するセレクタＫを制御する。例えば、スイッチＰ（例えば、ＭＯＳトランジスタ）は、電圧Ｖｒを印加する端子に端子５を接続する。

また、ユニット４は、セルＣｉを読取り構成または安定化構成に設定するためのセルＣｉの端子Ｒの制御信号、並びにスイッチＰを制御する信号を生成する。図示の例では、読取りが並列に行われ、セルＣｉのすべての端子Ｒは、一緒に、ユニット４の対応する端子に接続されている。代替えとして、読取りモードで、異なるビットの直列抽出を行うために、セルＣｉを個々にアドレス指定することができる（例えば、周期的に）。そのとき確かめるべきことであるが、すべてのビットを抽出するために必要な時間の間ずっと抽出信号をハイ（スイッチＰをオンにする）に維持する。

セルの安定化すなわち確定を可能にするために、最初にそのセルの内容をそのセルから抽出し、そしてそれに応じてトランジスタＭＮ３ｇまたはＭＮ３ｄの伝導を制御することが必要である。この目的のために、各セルＣｉは、安定化段階で、論理読取解釈回路７と関連付けられる。

各回路７は、セルの端子ＱおよびＮＱにそれぞれ接続された２つの検出入力、セルのトランジスタＭＮ３ｄおよびＭＮ３ｇの端子ＷおよびＮＷを制御するようにそれぞれ接続された２つの制御出力、およびユニット４の制御（活動化／非活動化）を行う信号を受け取るための入力制御端子を備える。簡略化するために、セル１に接続される回路７の入力／出力端子は、このセルの端子の符号で示す。好ましくは、すべてのセルの安定化は並列に行われ、それによって、各セルはそれの論理回路７と関連付けられている。

例えば、回路の最初の使用で、または製造後の試験段階で、コードを安定化しなければならないとき、ユニット４が受け取った制御信号ＳＴＡＢ／ＵＳＥで安定化段階が始まる。

ユニット４は、すべてのビットの抽出を起こさせ始める。これを達成するために、ユニット４は、セレクタＫが端子５を選択する状態にセレクタＫを設定し、トランジスタＭＮ２をオンにし、さらに回路ＬＯＧｉを活動化し、それから、端子５に加えられる信号のハイ状態への切り換えを起こさせる。このために、ユニット４はスイッチＰをオンにして、セルの端子Ｅに正のエッジが現れるようにする。スイッチＰがオンである時間は、正常抽出の持続時間に対応する。そして、各セルで、状態０または１がそのＱ出力に現れる。好ましくは、すべてのセルは、同じ値の抵抗器対ＲｇおよびＲｄを有する。

安定化は、１つのセルについて説明するが、それは他のセルで同様に行われることは分かっている。

最初に、回路ＬＯＧｉの出力ＷおよびＮＷはアイドル状態（ロー）であるので、その結果、両方のトランジスタＭＮ３はオフである。回路ＬＯＧｉがそれの入力それぞれＱ、ＮＱの一方に状態１を検出するやいなや、回路ＬＯＧｉは、それの出力それぞれＷ、ＮＷをハイ状態に切り換えてトランジスタそれぞれＭＮ３ｄ、ＭＮ３ｇをオンにし、さらに、この伝導状態並びにそれの他方の出力それぞれＮＷ、Ｗのロー状態をロックする。このロー状態のロックによって、トランジスタＭＮ３の一方のターンオン切り換えでセル出力の状態が反転するときでも、回路ＬＯＧｉによる制御を凍結することが可能になる。代替えとして、ＱおよびＮＱ入力にハイ状態が検出されるやいなや、ＱおよびＮＱ入力の状態の検出を使用禁止にすることが行われるかもしれない。

図示の実施例に対応する第１の実施例に従って、異なる回路ＬＯＧｉの最大可能ロック持続時間（したがって、特に、異なるセルが異なる公称値の抵抗対を有する場合に、この持続時間はセルの異なる経路の最大時定数に依存する）よりも長い（安全余裕を持って）ように選ばれた所定の時間の後に、ユニット４はトランジスタＭＮ２のターンオフ（すべての入力Ｒのロー状態）を起動し、それに続いてセレクタＫを端子６に切り換える。これによって、結果として、各セルの抵抗器の１つ（検出された最短時定数に対応する抵抗器）で安定化電流（数ミリアンペアのオーダで）が流れるようになる。図３に関連して述べたように、図１の抵抗器の公称特性に従って予め決定された値を有するこの電流は、例えば、数ミリ秒の間ずっと維持される。これによって、各セルで、最短時定数と関連した抵抗器の値の不可逆で安定した減少が起こり、したがってセル状態が確定される。

それから、ユニット４は、セレクタＫを切り換えて端子５に戻し（しかし、スイッチＰをターンオンして新しい抽出をトリガすることなしに）、さらに論理回路ＬＯＧｉを非活動化して、安定化段階を非活動化する。また、ユニット４は、入力Ｒの制御信号をハイ状態に切り換えることもできる。代替えとして、抽出段階ごとに、この信号をハイ状態にし、これによって、抽出段階以外での消費を最小限にする。

このように、各セルの状態は今や安定化（確定）され、これにもかかわらず、検出されることがない。実際、各セルの抵抗器ＲｄおよびＲｇは依然として同じ寸法である。

代替えの実施例に従って、各論理回路ＬＯＧｉは、レベルＶｐとＶｒのどちらにセレクタで関連付けられ、それに応じて制御回路を備える。この場合、すべてのセルが同時にレベルＶｐに切り換わることは必要でない。

基本的に、安定化ステップは、一度行われるだけである。しかし、安定化ステップが再現されることはじゃまにはならない。それは同じ状態を確定するだけである。

本発明の利点は、コードを格納する電気経路を区別するために行うべき特別な対策はないことである。それどころか、抵抗器はまったく同じに製造され、このことでコード偽装がさらに高められる。

本発明の他の利点は、このように格納されたコードは、電力解析によってさえも検出されるおそれがないことである。実際、値の減少を経験した抵抗器ＲｄおよびＲｇの電力消費がどうであろうと、読取りモードではセルの電力消費は変化していない。

電流測定または電圧測定で読み取られる差動構造の抵抗差の確定に利用される他の実施例を、以下で説明する。この実施例では、時間を使用する実施例についての上述の説明に関連して示した利点、特に、値の不可逆減少でプログラム可能なポリシリコン抵抗の使用と関連した利点が使用される。

図５は、一実施例に従った記憶セルＣ１、．．．、Ｃｉ、．．．、Ｃｎの列を示す。この図面は、アレイ・ネットワークで本発明に固有な抵抗器のプログラミングとセルを関連付けることができるかどうかを示す。簡略化のために、図５は単一の列だけを示す。しかし、留意すべきことであるが、いくつかの並列な列を設けることができる。

この列の各記憶セルＣｉは、活動化信号を加える端子Ｅと差動読取要素１５で読み取るためのそれぞれの端子ＱまたはＮＱの間に、プログラム可能抵抗器それぞれＲＰ１ｉ、ＲＰ２ｉ、および列のセルを選択するスイッチ（ここでは、ＮチャネルＭＯＳトランジスタ）それぞれＭＮＳ１ｉ、ＭＮＳ２ｉを各々が備える２つの並列枝路で形成される。セル配列の出力端子の差動増幅器１５の入力端子に対応する端子ＱおよびＮＱは、それぞれ、安定化段階で使用される確定トランジスタＭＮＰ１およびＭＮＰ２を介して接地ＧＮＤに接続されている。

異なるメモリ・セルＣｉは、このように、端子Ｅと端子ＱおよびＮＱの間に並列に接続されている。図示の例では、端子Ｅは、動作範囲に応じて制御回路（図示しない）で制御されるスイッチＫを介して、それぞれの読取りおよび安定化供給電圧ＶｒおよびＶｐに接続される。

図示の例では、トランジスタＭＮＰ１およびＭＮＰ２は、制御回路からそれぞれの信号ＷおよびＮＷを受け取る。代替えとして、また、差動増幅器のいくつかの実施例と関連して以下で理解されるように、信号ＷおよびＮＷは１つの同じ安定化制御信号であることができる。

図５の回路で、各セルの選択トランジスタＭＮＳ１ｉおよびＭＮＳ２ｉは、それぞれのワードライン選択信号ＷＬｉで共に制御される。このワードラインの表記は、メモリ面のラインおよび列の通常の呼称を参照して使用する。代替えとして、ラインＷＬｉを選択するための信号は、特にこれが安定化のために必要な場合、他方の枝路に対して一方の枝路を選択する２つの別個の信号に分割することができ、一方で、信号制御信号は同時にトランジスタＭＮＰ１およびＭＮＰ２に使用される。

前述の議論から、理解できることであるが、各セルは、供給電圧を加える２つの端子の間に並列に２つの枝路を備え、各枝路は、ポリシリコン抵抗器と各抵抗器を出力端子に接続する少なくとも１つの読取りスイッチ（ＭＮＳ）とを備える。

差動読取り要素１５の具体化の異なる例を、以下で図６および図７に関連して説明する。図５に示すようなセルの単一の列では読取り要素が単一であるために、読取りまたは選択トランジスタは図で省略した。

トランジスタＭＮＰ１およびＭＮＰ２は、図５との関連をより適切に示すように示した。しかし、留意すべきことであるが、前記のトランジスタは、実際には、差動読取り要素に属さない。

図６は、セルの２つの枝路間の電流差を検出する差動読取り増幅器１５の第１の例を示す。

図６の図面は、２つの相互コンダクタンス増幅器の使用に基づいており、各増幅器は少なくとも２つの並列カレント・ミラー枝路を備える。図示の例では、並列に接続された３つの枝路が、メモリ・セルの出力枝路（ＱおよびＮＱ）の各々に設けられている。

例えば、端子Ｑの側で（任意に、図面の向きで左の枝路の側で）、各枝路は、カレント・ミラーとして組み立てられたトランジスタ４１Ｇ、４２Ｇ、および４３Ｇ（例えば、ＮチャネルＭＯＳトランジスタ）それぞれを備える。トランジスタ４１Ｇは、端子Ｑを接地に接続し、ダイオード組立てされて、ゲートとドレインが相互接続されている。第２の枝路のトランジスタ４２Ｇは、ソースが端子Ｍに接続され、ドレインがＰチャネルＭＯＳトランジスタ４４Ｇのドレインに接続されている。このトランジスタ４４Ｇのソースは、読取り電圧Ｖｒを供給するライン２１’に接続されている。第３の枝路の側で、トランジスタ４３Ｇは、ＰチャネルＭＯＳトランジスタ４５Ｇを介して供給ラインＶｒに接続され、トランジスタ４３Ｇのソースは接地されている。

同じ構造が、端子ＮＱを接続するために図面の右手側で再現されている。第１の枝路のトランジスタ４１Ｄは同じくダイオード組立てされている。第２の枝路のトランジスタ４４Ｄは、トランジスタ４４Ｇのゲートに接続されたゲートを有し、トランジスタ４４Ｇに対してカレント・ミラーとして組み立てられている。トランジスタ４４Ｇはダイオード組立てされ、それのゲートはドレインに相互接続されている。第３の枝路の側で、トランジスタ４５Ｄはダイオード組立てされてゲートがドレインに相互接続され、さらに、左手枝路のトランジスタ４５Ｇのゲートに接続されたゲートを有する。

差動測定は演算増幅器４６によって行われ、演算増幅器４６のそれぞれの反転入力および非反転入力は、第３の左手枝路のトランジスタ４５Ｇ、４３Ｇおよび第２の右手枝路のトランジスタ４４Ｄと４２Ｄを相互接続する点４７および４８に接続されている。さらに、測定抵抗Ｒが、増幅器４６の入力端子を接続している。増幅器４６の出力ＯＵＴが読取りセルの状態を与える。

図６の実施例の利点は、選択ＭＯＳトランジスタの構造の可能な非対称、より正確には回路に存在するキャパシタンス間の非対称を除くことができるようになることである。したがって、図６の差動読取り増幅器は、純粋な抵抗測定増幅器である。

留意すべきことであるが、図６の増幅器４６の給電と同様に、読取り電圧Ｖｒだけがカレント・ミラーに給電する。

図７は、図５の記憶セルに利用可能な差動読取り増幅器の他の例を示す。ここで、読取りは電圧で行われる。増幅器は、端子ＱおよびＮＱをそれぞれ接地Ｍに接続する２つのＭＯＳトランジスタ（ここでは、Ｎチャネル５１Ｇおよび５１Ｄ）で形成され、このトランジスタのうちの一方（例えば、５１Ｇ）はダイオード組立てされ、トランジスタ５１Ｇおよび５１Ｄのゲートは相互接続されている。このように、差動増幅器は、読取りモードで、端子ＱとＮＱの間の電圧を平衡させるカレント・ミラーである。このカレント・ミラーはこのシフトを増幅し、左手枝路は他方の枝路の電流を設定する。したがって、選択されたセルの左手枝路Ｑの抵抗がこのセルの右手の抵抗よりも小さい場合には、より大きな電流がこの左手枝路を通って流れる。他方の枝路のカレント・ミラーは同じ電流で急増するので、その抵抗がより高いということで、結果として、電圧読取り点Ａは低電圧（接地、オン状態トランジスタの直列抵抗を無視する）に下がる。点Ａは、読取り電圧Ｖｒを印加する端子２１’と接地Ｍの間に定電流源５３と直列に接続された読取りＭＯＳトランジスタ５２のゲートに接続されている。トランジスタ５２と端子５３の接合点はインバータ５４を組み合わせ、このインバータの出力端子が選択されたセルの状態を与える。点Ａが接地に近い電圧であるとき、トランジスタ５２はオフになる。逆の場合、このトランジスタはオンになる。このように、差動読取り増幅器の出力ＯＵＴの切り換えが効果的に得られる。

代替えの実施例に従って、ラインＱのトランジスタ５１Ｄがダイオード組立てトランジスタである限り、読取り点（トランジスタ５２のゲート）はラインＱに接続される。

図６の組立ての場合と同様に、メモリ・セルの１つの安定化を行いたいと思うとき、前記セルがそれの信号ＷＬｉ（図５）によって選択され、ポリシリコン抵抗器の値を減少させたいと思う枝路のトランジスタＭＮＰ１およびＭＮＰ２がオンになる（信号Ｐｇ１およびＰｇ２）。

図８は、本発明に従った抽出セルの他の実施例を示す。このセルは、差動読取り要素を同時に形成するヒシテリシス比較器または増幅器（一般に、シュミット・トリガと呼ばれる）６１を使用することに基づいている。

他の実施例の場合と同様に、セルは２つの並列枝路を備え、この各枝路が、供給電圧を加える端子ＥとＭの間に直列に、抵抗弁別要素ＲＰ１、ＲＰ２と、確定トランジスタＭＮＰ１、ＭＮＰ２を形成する少なくとも１つのスイッチとを備える。図８の例では、各枝路は、また、読取りのために、端子Ｅをそれぞれ抵抗要素ＲＰ１、ＲＰ２の第１の端子に接続するＰチャネルＭＯＳトランジスタ６２Ｇ、６２Ｄ、および抵抗要素ＲＰ１、ＲＰ２の他方端子を接地Ｍにそれぞれ接続するＮチャネルＭＯＳトランジスタ６３Ｇ、６３Ｄを備える。トランジスタ６３Ｇおよび６３Ｄのそれぞれのゲートは、反対のトランジスタのドレインに、すなわちプログラミング・トランジスタＭＮＰ１およびＭＮＰ２のそれぞれのドレインに接続されている。

抵抗要素ＲＰ１およびＲＰ２は、各々、直列に接続された２つの抵抗器ＲＰ１１、ＲＰ１２およびＲＰ２１、ＲＰ２２で形成され、この２つの抵抗器のそれぞれの接合点は、シュミット・トリガ６１の非反転入力および反転入力に接続されている。シュミット・トリガのそれぞれの出力は、トランジスタ６２Ｇおよび６２Ｄのゲートに接続されている。

正端子Ｅは、スイッチ回路Ｋによって電圧ＶｐおよびＶｒに接続される。ここで、代替のスイッチ回路は、電圧ＶｒおよびＶｐを印加する端子２１’および２１”を端子Ｅにそれぞれ接続する２つのスイッチＫ１およびＫ２の形で示した。もちろん、スイッチＫ１およびＫ２は同時にオンにならない。

読取りモードで、セルが電圧Ｖｒの下で給電されるやいなや、シュミット・トリガ６１は２つのトランジスタ６２Ｇおよび６２Ｄをオンする。セルの下部のフリップ・フロップ組立体（トランジスタ６３Ｇおよび６３Ｄ）は、抵抗器ＲＰ１とＲＰ２の間の不平衡を検出する。トリガ６１はこの不平衡を読取り、最高の抵抗値ＲＰ１またはＲＰ２を有する枝路のトランジスタ６２Ｇまたは６２Ｄをオフにする。

図８のメモリ・セルの利点は、いったん読取りが行われると、電流がセルを流れないことである。

トリガ６１が存在することの他の利点は、トリガ６１によって、フリップ・フロップ６３Ｇ、６３Ｄがトランジスタ６３Ｇおよび６３Ｄのうちの１つを完全にオフにするのを待たないで、小さな不平衡を検出することができるようになることである。

図示の例では、セルのそれぞれの直接および反転出力ＱおよびＮＱは、トランジスタ６３Ｄおよび６３Ｇのゲートで形成されている。代替えとして、また図８に点線で示すように、トランジスタ６２Ｇおよび６２Ｄのゲート（シュミット・トリガの出力）は、また、セル出力としても使用することができる。

セルの初期（製造）状態を確定するために、信号Ｐｇ１およびＰｇ２が混同される。トランジスタＭＮＰ１およびＭＮＰ２は同時にオンになる。そして、プログラミングすなわち安定化によって、製造後の状態で既に僅かにより小さな値を示す抵抗ＲＰ１またはＲＰ２の値を減少させて、初期状態を確定する。

留意すべきことであるが、図８の実施例は、単一供給電圧の使用と両立し、そのとき、前記電圧は、安定化すなわちプログラミング電圧Ｖｐのレベルに設定される。実際、読取りモードでは、状態がシュミット・トリガで確定されるやいなや、電流はもはや存在しないので抵抗器をプログラムするおそれはない。これを達成するために、読取り電流はプログラミングを引き起こすほど十分長く存続しないことを確かめなければならない。言い換えると、セル供給電圧の印加の持続時間は、単一供給電圧の使用と両立するように十分短く選ばなければならない。

両方の電圧が使用される場合には、シュミット・トリガ６１は電圧Ｖｒ以下を給電される。

図９は、図８のシュミット・トリガ６１の具体化の例を示す。前記のトリガは、電圧ＶｐまたはＶｒ（端子２１）で給電される電流源６４と接地Ｍの間に並列に接続された２つの対称構造を含む。各構造は、電源６４の出力端子６５と接地の間に、ＰチャネルＭＯＳトランジスタ６６Ｄまたは６６Ｇを備え、このＰチャネルＭＯＳトランジスタのそれぞれのゲートは反転および非反転端子−および＋を形成し、またこのＰチャネルＭＯＳトランジスタのそれぞれのドレインはトランジスタ６２Ｇおよび６２Ｄのゲートに接続された出力端子を決定する。端子６２Ｇおよび６２Ｄの各々は、２個のＮチャネルＭＯＳトランジスタ６７Ｇ、６８Ｇおよび６７Ｄ、６８Ｄの直列結合によって接地Ｍに接続されている。トランジスタ６７Ｇおよび６７Ｄはダイオード組立てされ、それぞれのゲートおよびドレインは相互接続されている。トランジスタ６８Ｇおよび６８Ｄのそれぞれのゲートは、反対の枝路のトランジスタ６７Ｄおよび６７Ｇのドレインに接続されている。ＮチャネルＭＯＳトランジスタ６９Ｇまたは６９Ｄは、それぞれトランジスタ６７Ｇおよび６７Ｄに対するカレント・ミラーとして組み立てられている。これらのトランジスタは、それぞれ端子６２Ｄと６２Ｇの間で、２個のＮチャネルＭＯＳトランジスタ７０Ｇおよび７０Ｄを介して接地Ｍに接続されて、読取り中にヒシテリシスを保証している。トランジスタ７０Ｇおよび７０Ｄのゲートは、読取り中だけ活動状態でありかつトランジスタ７０Ｇおよび７０Ｄをオフにする制御信号ＣＴを受け取って、読取り後の増幅器での電力消費が起こらないようにする。

図９に示したようなシュミット・トリガ６１の動作は、完全によく知られている。−または＋入力（トランジスタ６６Ｄおよび６６Ｇのゲート）の一方の電圧レベル間に不平衡が現れるやいなや、この組立体の下部の交差カレント・ミラー構造のために、この不平衡はロックされる。

図１０は、本発明に従ったセルの第３の実施例を示す。

実際のセルＣは、２個の並列枝路を備え、各枝路は、ＰチャネルＭＯＳトランジスタ８４を介して読取り供給電圧Ｖｒ（端子２１’）に接続された端子８３と接地Ｍの間に、ＰチャネルＭＯＳトランジスタ８１Ｇ、８１Ｄ、プログラミング抵抗器ＲＰ１、ＲＰ２、ＮチャネルＭＯＳトランジスタ８２Ｇ、８２Ｄで形成されている。トランジスタ８４は、読取り時に構造に給電する信号ＣＯＭで制御されるように意図されている。オフ時に、前に説明した並列枝路で電力消費は生じない。また、信号ＣＯＭは、トランジスタ８１Ｇおよび８１Ｄのそれぞれのゲートと接地の間に接続された２個のＮチャネルＭＯＳトランジスタ８５Ｇ、８５Ｄのゲートにも送られる。トランジスタ８１Ｇおよび８２Ｇのゲートはトランジスタ８２Ｄのドレインに相互接続され、一方で、トランジスタ８１Ｄおよび８２Ｄのゲートはトランジスタ８２Ｇのドレインに相互接続されて、読取り状態を安定化する。

トランジスタ８２の反対側の抵抗器ＲＰ１およびＲＰ２の端子２４、２６は、それぞれ、Ｐチャネル選択ＭＯＳトランジスタＭＰＳ１およびＭＰＳ２を介して、セルの出力端子ＱおよびＮＱに接続されている。随意に、端子ＱおよびＮＱは、この構造のビットラインの論理状態信号ＬＯＧｉおよびＮＬＯＧｉを生成するフォロア増幅器またはレベル変換器８６Ｇおよび８６Ｄを介して接続されている。選択トランジスタＭＰＳ１およびＭＰＳ２は、図５に示す型の列のセルを選択する信号ＲＯＷで制御される。セルの簡単な読取りでは、前に説明した構造によって、ごくわずかであるかもしれないが抵抗ＲＰ１およびＲＰ２の値の差によって識別されるセルのプログラム状態を端子ＱおよびＮＱに得ることが効果的に可能になる。この差は増幅され、セルの状態は、交差構造のために安定化される。

図１０に示すようなセルの安定化は、端子ＱおよびＮＱに接続されたそれぞれのドレイン（先行する図面と同様に）を有し、かつそれぞれのソースが安定化電圧Ｖｐを受け取るように意図された２個の安定化トランジスタＭＰＰ１およびＭＰＰ２（ここでは、ＰチャネルＭＯＳトランジスタ）によって行われる。トランジスタＭＰＰ１およびＭＰＰ２のゲートは、信号Ｐｇ１およびＰｇ２を受け取る。しかし、留意すべきことであるが、ＰチャネルＭＯＳトランジスタが含まれているので、これらの信号の状態は、Ｎチャネル・トランジスタを使用する前に説明した構造に対して逆でなければならない。

セル選択前に、トランジスタＭＰＳ１およびＭＰＳ２は両方とも信号ＲＯＷで非導通になっている。したがって、この構造は分離されている。

読取りは、セル構造のすべてのノードをロー・レベルにするハイ状態に信号ＣＯＭを設定することから始まる。信号ＣＯＭがリセットされたとき、トランジスタ８１Ｄおよび８５Ｄのゲートは抵抗器ＲＰ１を通して充電され、同時に、トランジスタ８１Ｇおよび８５Ｇのゲートは抵抗器ＲＰ２を通して充電され、ゲート・キャパシタンスは対称によって同等である。抵抗器ＲＰ１が最小の値を示すと仮定すると、トランジスタ８２Ｇのドレインは、トランジスタ８２Ｄのドレインよりも大きな電圧を有する。この影響は増幅されて、端子２４にハイ・レベルを、端子２６にロー・レベルを与える。供給電圧Ｖｒが維持されている限り、この動作は一度だけ行われる。

読み取るために、このセルは、信号ＲＯＷをハイ状態に設定することで選択される。そして、トランジスタＭＰＳ１およびＭＰＳ２がオンになり、これによって、ノード２４および２６の状態を、端子ＱおよびＮＱに移すことができ、したがって論理出力信号ＬＯＧｉおよびＮＬＯＧｉを生成するビットラインＱおよびＮＱに移すことができるようになる。

図１０のセルを安定化することは、選択トランジスタＭＰＳ１およびＭＰＳ２がオフである状態から始まる。信号ＣＯＭは、トランジスタ８２Ｇおよび８２Ｄのそれぞれのドレインを接地に引っ張るために、ハイに切り換えられる。トランジスタ８４はオフであるので、供給Ｖｒへの電流リークはまったく不可能である。

そして、トランジスタＭＰＰ１およびＭＰＰ２の１つによって、値の不可逆減少をプログラムしたいと思う抵抗器ＲＰ１またはＲＰ２に応じて端子ＱまたはＮＱに、十分な電圧レベル（Ｖｐ）が加えられる。そして、信号ＲＯＷを切り換えることで、トランジスタＭＰＳ１およびＭＰＳ２がオフになる。プログラミング電圧は、プログラムすべき抵抗器に直ちに移され、一方で、反対のノードＮＱまたはＱは浮遊のままの状態である。

プログラミング電圧と読取り電圧は、以下で述べるように異なることができる。

図１０に示す組立体において、トランジスタＭＰＰ１およびＭＰＰ２のそれぞれのソースは、プログラミング電圧Ｖｐで給電されるフォロア要素８７Ｇおよび８７Ｄの出力に接続されている。フォロア要素８７Ｇおよび８７Ｄのそれぞれの入力はフォロア増幅器８８で電圧Ｖｐを受け取り、このフォロア増幅器８８の入力はプログラミングをトリガする２進信号ＰＲＧを受け取り、また、フォロア増幅器８８の出力は増幅器８７Ｇの入力に直接接続され、さらに電圧Ｖｐで給電されるインバータ８９を介して増幅器８７Ｄの入力に接続される。インバータ８９の機能は、枝路のうちで、信号ＰＲＧの状態に応じて電圧Ｖｐを受ける枝路を選択することである。この場合、トランジスタＭＰＰ１およびＭＰＰ２は、同じ信号で制御することができる。インバータ８９が無い場合には、別個の信号Ｐｇ１およびＰｇ２が使用される。

本構造の制御されないラインの前充電レベルのために選択トランジスタがオンであるとき、セル状態の偶然の反転を避けるために、ラインＱおよびＮＱをそれぞれ接地に接続する２個のトランジスタそれぞれ９０Ｇおよび９０Ｄ（ここでは、ＮチャネルＭＯＳトランジスタ）が設けられる。これらのトランジスタは、ハイ状態で書込み段階および読取り段階をそれぞれ示す信号ＷおよびＲの組合せで同時に制御される。これら２つの信号は、ＸＮＯＲ型ゲート９１で組み合わされ、このＸＮＯＲ型ゲートの出力は、電圧Ｖｐで給電されるレベル・シフト増幅器９２を横切り、それからトランジスタ９０Ｇおよび９０Ｄのゲートを励振する。この構造によって、各読取り動作の前にノードＱおよびＮＱは接地に引っ張られるようになる。

図１０の構造の制御信号の生成は、以上で与えられた機能的な指摘に基づいて当業者の才能の範囲内にある。

もちろん、本発明には、当業者の心に容易に浮かぶ様々な変更、修正および改良がおそらくあるであろう。特に、公称値を得る大きさにポリシリコン抵抗器をつくることは、用途に依存し、以上で与えられた機能的な指摘に基づいて当業者の才能の範囲内にある。さらに、本発明を実施する電圧または電流束縛の値は、以上で与えられた機能的な指摘に基づいて当業者の才能の範囲内にある。さらに、本発明はＮチャネルＭＯＳトランジスタに関連して説明したが、その構造は容易にＰチャネルＭＯＳトランジスタに置き換わり、そのとき、セル抵抗器は最低（負）の供給電位に接続される。最後に、留意すべきことであるが、本発明は１つの技術から他の技術に容易に置き換えることができる。

本発明の実施例に従って電気経路の形でビットを格納する集積セルの第１の実施例を示す図である。 本発明に従って電気経路を構成するポリシリコン抵抗器の実施例を示す部分的な非常に簡略化された透視図である。 本発明の実施例に従った電気経路の値の安定化を示す曲線網である。 本発明の実施例に従って２進コードを格納しかつ抽出する回路の実施例をブロックの形で示す図である。 本発明の他の実施例に従った記憶セル列を示す電気図である。 図５の差動読出し増幅器の実施例を示す電気図である。 図５の差動読出し回路の他の実施例を示す電気図である。 本発明の他の実施例に従った記憶セルを示す電気図である。 図８の実施例で使用されたシュミット・トリガを有する増幅器の具体化の例を示す図である。 本発明の他の実施例に従った記憶セルを示す電気図である。

符号の説明

Ｅ 供給端子
Ｒｄ、Ｒｇ 抵抗器
Ｑ、ＮＱ 出力端子
Ｗ、ＮＷ 安定化制御入力端子
Ｒ、Ｍ 端子
ＭＮ１ｄ、ＭＮ２ｄ、ＭＮ３ｄ、ＭＮ１ｇ、ＭＮ２ｇ、ＭＮ３ｇ トランジスタ

Claims (24)

1. ２つの抵抗器の値（Ｒｄ、Ｒｇ；Ｒｐ１、Ｒｐ２）の差に基づいて２進値を抽出する集積セル（１）において、
   前記抵抗器間の差の符号を２進法で読み取るための接続手段と、
   前記差の符号を不変にするために、前記抵抗の１つの値を変更するための接続手段とを備える集積セル。
2. 前記抵抗器（Ｒｄ、Ｒｇ；Ｒｐ１、Ｒｐ２）間の差の前記符号を２進法で読み取るための手段を集積化した、請求項１に記載のセル。
3. 前記値の変更は、不可逆でかつ安定なやり方で、前記セルの読取り動作電流の範囲内で、前記抵抗器（Ｒｄ、Ｒｇ；Ｒｐ１、Ｒｐ２）の１つの値を減少させることから成る、請求項１または２に記載のセル。
4. 前記抵抗器（Ｒｄ、Ｒｇ；Ｒｐ１、Ｒｐ２）は、ポリシリコンでつくられ、かつ同一公称値を持つような大きさにつくられる、請求項１から３のいずれかに記載のセル。
5. 前記値の減少は、前記抵抗器の値が最大である場合の電流よりも大きな電流を、対応する抵抗器（Ｒｄ、Ｒｇ）に一時的に課すことでもたらされる、請求項３または４に記載のセル。
6. ２つの電気経路におけるトリガ信号のエッジの伝播に基づいた２進値の抽出に利用され、２つの電圧供給端子（２、３）間に２つの並列枝路を備え、各枝路が、直列に、
   前記電気経路を区別する前記抵抗器（Ｒｄ、Ｒｇ）の１つと、
   読取りトランジスタ（ＭＮ１ｄ、ＭＮ１ｇ）と、
   選択トランジスタ（ＭＮ２ｄ、ＭＮ２ｇ）とを備え、各枝路の前記抵抗器と前記読取りトランジスタの接合点が前記セルの出力端子（Ｑ、ＮＱ）を定め、さらに各枝路の前記読取りトランジスタのゲートが他方の枝路の前記出力端子に接続されている、請求項１から５のいずれかに記載のセル（１）。
7. 各枝路は、さらに、前記含まれた枝路の前記抵抗器（Ｒｄ、Ｒｇ）が接続されている電圧の反対側の電圧を印加する前記端子（３）に、その出力端子（Ｑ、ＮＱ）を接続する安定化トランジスタ（ＭＮ３ｄ、ＭＮ３ｇ）を備える、請求項６に記載のセル。
8. 前記安定化トランジスタ（ＭＮ３ｄ、ＭＮ３ｇ）は、前記抵抗器（Ｒｄ、Ｒｇ）の１つの値に前記減少を生じさせるように使用される、請求項３または７に記載のセル。
9. 前記電圧は、初期セル状態の比較的低い読取り電圧（Ｖｒ）および比較的高い安定化電圧（Ｖｐ）から選ばれる、請求項６から８のいずれかに記載のセル。
10. 第１の供給端子（Ｅ）と前記セル状態を差動的に読み取るための端子（４、６）との間に接続された前記抵抗器（ＲＰ１、ＲＰ２）の１つを各々が備える２つの並列枝路と、
    前記読取り端子の１つを、前記供給電圧を印加する第２の端子（Ｍ）に接続する少なくとも１つのプログラミング・スイッチ（ＭＮＰ１、ＭＮＰ２；ＭＰＰ１、ＭＰＰ２）とを備える、請求項１から５のいずれかに記載のセル。
11. 各枝路は、プログラミング・スイッチ（ＭＮＰ１、ＭＮＰ２；ＭＰＰ１、ＭＰＰ２）を備える、請求項１０に記載のメモリ・セル。
12. 前記供給端子（Ｅ、Ｍ）の１つは、セレクタＫを介して、少なくとも２つの供給電圧に接続され、その中に比較的低い読取り動作供給電圧（Ｖｒ）と比較的高い安定化供給電圧（Ｖｐ）がある、請求項１０または１１に記載のメモリ・セル。
13. 少なくとも１つの選択トランジスタ（ＭＮＳ１、ＭＮＳ２；ＭＰＰ１、ＭＰＰ２）は、前記第１の供給端子（Ｅ）と前記対応する読取り端子（４、６）の間で各前記抵抗器と直列に関連付けられている、請求項１０から１２のいずれかに記載のメモリ・セル。
14. 各前記抵抗器は、他方の枝路の前記抵抗器に接続された制御端子を有するラッチ（６３Ｇ、６３Ｄ；８５Ｇ、８５Ｄ）によって、前記第２の供給端子（Ｍ）に接続されている、請求項１０から１３のいずれかに記載のメモリ・セル。
15. 前記セル状態を読み取るための差動増幅器（６１、５）を備える、請求項１０から１４のいずれかに記載のメモリ・セル。
16. 各枝路は、それの抵抗器（Ｒｐ１、Ｒｐ２）の両側に、それぞれＮチャネル・トランジスタ（８２Ｇ、８２Ｄ）およびＰチャネル・トランジスタ（８１Ｇ、８１Ｄ）を備え、これらのトランジスタのゲートが、互いに、他方の枝路の前記抵抗器の端子に接続されている、請求項１０から１５のいずれかに記載のメモリ・セル。
17. 前記２個の抵抗の差の符号を不可逆にするために、前記含まれた枝路の前記抵抗器の値が最大を示す場合の電流よりも大きな安定化電流を、前記抵抗器の１つに一時的に課すことから成る、請求項１から１６のいずれかに記載のメモリ・セルをプログラムする方法。
18. 前記選択された抵抗器の電流を段階的に増加するステップと、
    より大きな電流を加えるごとにその後で、機能的な読取り環境でこの抵抗器の値を測定するステップとを備える、請求項１７に記載の方法。
19. 適合されたプログラミング電流を前記選択されたプログラミング抵抗器に加えるために、安定化電流と所望の最終抵抗の間の対応の予め決定された表を使用することから成る、請求項１７または１８に記載の方法。
20. 請求項６から１６のいずれかに記載のセル（１）の値の安定化を制御する方法であって、
    前記セルの初期状態の読取りを起こさせるステップと、
    前記抵抗器のうちで、ハイ出力状態を与える前記枝路と関連した抵抗器を、前記抵抗の値が最大を示す場合の電流（Ｉｍ）よりも大きな束縛電流に一時的に従わせるステップとを備える方法。
21. 前記束縛電流は、前記束縛電流と前記所望の最終抵抗の間の対応の予め決定された表から選択される、請求項２０に記載の方法。
22. ｎビットの２進コードを集積回路チップに格納し、また集積回路チップから抽出する回路であって、
    請求項１から１６のいずれかに記載のｎ個のセル（１）と、
    中央制御ユニット（４）とを備える回路。
23. 前記セル（１）に含まれた前記ｎビットが、並列に抽出される、請求項２２に記載の回路。
24. 請求項２２または２３に記載の回路を備える、集積回路チップを識別する回路。
    

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