DE102011113506B4

DE102011113506B4 - Identifikationsschaltung und verfahren zum erzeugen eines identifikationsbits unter verwendung von physically unclonable functions

Info

Publication number: DE102011113506B4
Application number: DE102011113506.9A
Authority: DE
Inventors: Marco Bucci; Raimondo Luzzi
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2010-09-17
Filing date: 2011-09-15
Publication date: 2022-01-13
Anticipated expiration: 2031-09-16
Also published as: US20120072476A1; DE102011113506A1; US8583710B2; CN102412826A; US9112491B2; CN102412826B; US20140035613A1

Abstract

Identifikationsschaltung (100) zum Erzeugen eines Identifikationsbits, wobei die Identifikationsschaltung (100) in einem integrierten Schaltkreis angeordnet ist, aufweisend,- einen ersten Schaltkreis (C1) zum Erzeugen eines ersten Ausgangssignals (OUT), wobei das erste Ausgangssignals (OUT) auf zufälligen parametrischen Variationen in dem ersten Schaltkreis (C1) basiert,- einen zweiten Schaltkreis (C2) zum Erzeugen eines zweiten Ausgangssignals (OUT_n), wobei das zweite Ausgangssignals (OUT_n) auf zufälligen parametrischen Variationen in dem zweiten Schaltkreis (C2) basiert,- einen dritten Schaltkreis (C3), wobei der dritte Schaltkreis (C3) in einem Verstärkermodus und in einem Verriegelungsmodus betrieben werden kann,- eine Umschaltschaltung (CS), wobei die Umschaltschaltung (CS) dafür ausgelegt ist, zwischen dem Verstärkermodus und dem Verriegelungsmodus des dritten Schaltkreises (C3) umzuschalten,-wobei der dritte Schaltkreis (C3) derart ausgebildet ist, ein erstes Potenzial an einem ersten Knoten (NO1) auf der Grundlage des ersten Ausgangssignals (OUT) zu erzeugen und ein zweites Potenzial an einem zweiten Knoten (NO2) auf der Grundlage des zweiten Ausgangssignals (OUT_n) zu erzeugen und derart ausgebildet ist, einen allmählichen Übergang des ersten Potenzials und des zweiten Potenzials in jeweils einen stabilen Zustand durchzuführen, indem in dem Verstärkermodus der Differenzwert (Vd) zwischen dem ersten Ausgangssignal (OUT) und dem zweiten Ausgangssignal (OUT_n) verstärkt wird, und derart ausgebildet ist in dem Verriegelungsmodus diesen verstärkten Differenzwert in ein digitales Signal (VDD, GND) umzuwandeln, indem auf der Grundlage der ersten stabilen Zustände ein erstes Latch-Potenzial (VDD bzw. GND) an dem ersten Knoten (NO1) und ein zweites Latch-Potenzial (GND bzw. VDD) an dem zweiten Knoten (NO2) erzeugt wird.

Description

Die vorliegende Erfindung betrifft eine Identifikationsschaltung, ein Verfahren zum Erzeugen eines Identifikationsbits sowie ein Verfahren zum Betreiben einer Identifikationsschaltung unter Verwendung von Physically Unclonable Functions.
Die Erfindung betrifft allgemein eine Schaltung und ein Verfahren zum Erzeugen einer eindeutigen Identifikationsnummer zum elektronischen Absichern elektronischer Bauelemente unter Verwendung von Physically Unclonable Functions (PUFs). Es ist im Stand der Technik bekannt, PUFs durch Schaltkreise, Komponenten, Prozesse oder andere Gebilde zu implementieren, die in der Lage sind, ein Ausgangssignal wie zum Beispiel ein digitales Bit, ein Wort oder eine Funktion zu generieren, die klonresistent sind. In der Regel kann die PUF auf der Grundlage inhärenter physikalischer Eigenschaften eines Bauelements generiert werden, wie zum Beispiel individueller physikalischer Eigenschaften eines Transistors beispielsweise der Schwellspannung von Transistoren, die aufgrund lokaler Prozessschwankungen während der Fertigung variiert. Die PUF braucht nicht in dem Bauelement gespeichert zu werden, weil die PUF wiederholt und reproduzierbar generiert werden kann. Es ist nahezu unmöglich ein Bauelement, in dem eine PUF integriert ist, in der Art und Weise zu klonen, dass in dem geklonten Bauelement das gleiche PUF-Ausgangssignal generiert werden kann.
Die Sicherheit in elektronischen Bauelementen gewinnt zunehmend an Relevanz bei Herstellern und Nutzern solcher Bauelemente. Zu diesem Zweck ist es angebracht, jedes elektronische Bauelement, insbesondere den integrierten Schaltkreis innerhalb dieser Bauelemente, voneinander unterscheiden zu können. Das gilt besonders für Geräte wie beispielsweise Computer, Mobilgeräte, wie Mobiltelefone, Chipkarten, RFID-Tags und sonstige Geräte, die sensible Informationen enthalten. Die Entwickler von elektronischen Bauelementen bemühen sich unablässig um die Entwicklung von Systemen und Verfahren, mit denen ihre Produkte von unbefugtem Zugriff oder unbefugter Nutzung geschützt werden können.
Gleichzeitig sind die meisten Anwendungen aber auch Kostenbeschränkungen unterworfen, die berücksichtigt werden müssen. Wenn zum Beispiel ein komplizierter Authentifizierungsprozess, der Speicher- und Rechenleistung in Anspruch nimmt, in einem integrierten Schaltkreis eingesetzt werden würde, so kann es sein, dass die entstehenden Kosten nicht die Kosten der resultierenden Sicherheit rechtfertigen. Dieses ist besonders dann der Fall, wenn das Endprodukt ein kostengünstiges, in großen Mengen produziertes Konsumgut ist.
Eine mögliche Lösung für die oben beschriebenen Probleme ist die Verwendung einer PUF zum Bereitstellen eines eindeutigen, sicheren Identifikationskodes oder einer Funktion zur Verwendung bei der Generierung von Sicherheitsschlüsseln. Dadurch könnte die Speicherung von öffentlichen oder privaten Schlüsseln in einem Bauelement entfallen.
Verschiedene Lösungsansätze sind aus dem Stand der Technik bekannt. Beispielsweise offenbart die US 6,161,213 eine Identifikationsvorrichtung, die auf einer Anordnung von Identifikationszellen sowie einem Schaltkreis zum Messen eines Ausgangssignals einer jeden Zelle besteht. Die Generierung einer Ausgangsdatenfunktion dieser Anordnung basiert auf der Charakteristik der gemessenen Eigenschaften aller Elemente. Jede Zelle enthält dabei zwei gleich große MOS-Transistoren, die mit der gleichen Gate-Source-Spannung vorgespannt sind. Aufgrund lokaler Prozessschwankungen weisen die beiden Transistoren verschiedene Schwellspannungen auf, weshalb die entsprechenden Drain-Ströme verschieden sind. Die Stromdifferenz wird in eine Spannungsdifferenz umgewandelt, verstärkt und unter Verwendung eines Komparators (auto-zeroing comparator) verglichen.
Es ist des Weiteren aus Y. Su, J. Holleman, B. P. Otis, „A digital 1.6pJ/bit chip identification circuit using process variations", IEEE J. Solid-State Circuits, Band 43, Nr. 1, Jan. 2008, eine Vorrichtung bekannt, die auf einer Anordnung von Identifikationszellen basiert, die eine Verriegelungsschaltung aufweisen, die aus kreuzgekoppelten Invertern zusammengesetzt ist. Zu Beginn werden beide Seiten der Verriegelungsschaltung auf ein niedriges Potenzial gezogen. Wird dieses frei gegeben, nimmt jede Verriegelungsschaltung den Zustand ein, der durch die Differenz der Schaltschwellen der zwei Inverter bestimmt wird.
Ein Nachteil der im US-Patent Nr. 6,161,213 beschriebenen Identifikationsvorrichtung ist die zusätzliche Schaltkreiskomplexität für die Gewinnung der binären Ausgangsdaten. Die Identifikationszelle, die in dem IEEE-Dokument von Y. Su, J. Holleman und B. P. Otis beschrieben wird, ist weniger komplex aber dafür instabil. Zum Beispiel kann elektronisches Rauschen oder eine Temperaturveränderung das Ausgangssignal der bekannten Schaltkreise beeinflussen, so dass es zu unterschiedlichen Identifikationsbits kommen kann.
DE 603 17 312 T2 offenbart ein Verfahren zum Bestimmen eines „Fingerabdrucks“ eines Schaltkreises basierend auf Leitweitunterschieden von zwei nominal identischen Widerständen. US 4 412 143 A offenbart einen Komparator-Schaltkreis als Leseverstärker für Speicherzellen mit vier gespeicherten Bitzuständen. WO 2009 / 024 913 A2 offenbart ein Verfahren zum Identifizieren von Geräten unter Verwendung physikalisch nicht klonbarer Funktionen.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine einfache Identifikationsschaltung bereitzustellen, die gegen äußere Einflüsse stabil ist.
Die erfindungsgemäße Identifikationsschaltung zum Erzeugen eines Identifikationsbits, wobei die Identifikationsschaltung in einem integrierten Schaltkreis angeordnet ist, umfasst: Einen ersten Schaltkreis zum Erzeugen eines ersten Ausgangssignals, das auf zufälligen parametrischen Variationen in dem ersten Schaltkreis basiert, einen zweiten Schaltkreis zum Erzeugen eines zweiten Ausgangssignals, das auf zufälligen parametrischen Variationen in dem zweiten Schaltkreis basiert, einen dritten Schaltkreis, der in einem Verstärkermodus und in einem Verriegelungsmodus betrieben werden kann, wobei der dritte Schaltkreis derart ausgebildet ist, dass er in dem Verstärkermodus der Differenzwert zwischen dem ersten Ausgangssignal und dem zweiten Ausgangssignal verstärkt und in dem Verriegelungsmodus die verstärkten Werte von dem ersten Ausgangssignal und dem zweiten Ausgangssignal in ein digitales Signal umgewandelt.
Das erfindungsgemäße Verfahren zum Erzeugen eines Identifikationsbits, weist folgende Schritte auf: Erzeugen eines ersten Ausgangssignals aus einem ersten Schaltkreis, das eine Funktion zufälliger parametrischer Variationen in dem ersten Schaltkreis ist, Erzeugen eines zweiten Ausgangssignals aus einem zweiten Schaltkreis, das eine Funktion zufälliger parametrischer Variationen in dem zweiten Schaltkreis ist, Verstärken der Differenz zwischen dem ersten und dem zweiten Ausgangssignal mit einem dritten Schaltkreis, der in einem Verstärkermodus und in einem Verriegelungsmodus betrieben werden kann, und Umschalten des dritten Schaltkreises in den Verriegelungsmodus, um ein digitales Identifikationsbit zu erhalten.
Nachfolgend werden bevorzugte Ausführungsbeispiele der Identifikationsschaltung anhand der Figuren näher erläutert. Es zeigen:

1 ein Ausführungsbeispiel einer Identifikationsschaltung 100;
2 ein Spannung-Zeit-Diagramm eines Ausführungsbeispiels der Identifikationsschaltung 100;
3 ein weiteres Ausführungsbeispiel einer Identifikationsschaltung 100.

1 zeigt ein Ausführungsbeispiel einer Identifikationsschaltung 100 zum Erzeugen eines Identifikationsbits unter Verwendung einer Physically Unclonable Function (PUF). Die Identifikationsschaltung 100 umfasst einen ersten Schaltkreis C1 zum Erzeugen eines Stromsignals 11, das über einen Knoten NO1 in einen dritten Schaltkreis C3 eingespeist wird. Auf der Grundlage des Stromsignals 11 wird am Knoten NO1 ein Ausgangssignal OUT erzeugt, das auf zufälligen parametrischen Variationen eines oder mehrerer Elemente in dem ersten Schaltkreis C1 basiert. Ein zweiter Schaltkreis C2 ist in der Identifikationsschaltung 100 angeordnet, um einen zweiten Strom 12 zu erzeugen, der über einen Knoten NO2 in den dritten Schaltkreis C3 eingespeist wird. Der zweite Strom 12 basiert auf zufälligen parametrischen Variationen mindestens eines Elements in dem zweiten Schaltkreis C2. Der dritte Schaltkreis C3 stellt einen Lastkreis bereit und kann in einem ersten Modus, dem Verstärkermodus, und in einem zweiten Modus, dem Verriegelungsmodus, betrieben werden. Je nachdem, ob der dritte Schaltkreis C3 in dem Verstärkermodus oder in dem Verriegelungsmodus arbeitet, werden für die Identifikationsschaltung 100 Zustände verschiedener Stabilität erzielt. Je nach Betriebsmodus ändern sich dabei die Ausgangssignale OUT und OUT_n an den Knoten NO1 und NO2. Der Zustand der Identifikationsschaltung 100 ist stabil, wenn die Potenziale und die Ströme an den verschiedenen Knoten in einem eingeschwungenen Zustand sind, d. h. wenigstens für eine gewisse Zeit im Wesentlichen konstant bleiben.
Der dritte Schaltkreis C3 wird vor dem Digitalisieren oder Verriegeln der Ausgangssignale OUT und OUT_n an den Knoten NO1 und NO2 in den Verstärkermodus geschaltet. Der Verstärkermodus bewirkt eine Erhöhung der Spannungs-Differenz zwischen dem ersten Ausgangssignal OUT und dem zweiten Ausgangssignal OUT_n. Dadurch erhöht sich also auch der Differenzwert zwischen den Potenzialen an den Knoten NO1 und NO2. Die Verstärkung führt zu einem besseren Signal-Rausch-Abstand, so dass in dem Verriegelungsmodus ein eindeutiges, digitales Signal generiert werden kann.
Ein Triggersignal TRIGGER bewirkt, dass der Schaltkreis entweder als ein Verstärker oder als eine Verriegelungsschaltung arbeitet. Wenn das Triggersignal TRIGGER „low“ ist, so arbeitet der dritte Schaltkreis C3 als Verstärker und erzeugt eine Differenzspannung V_d = Vout - V_{out_n}, die proportional ist zu der Differenz 11 - 12 = ΔI. Im Verstärkermodus sind die Ausgangssignale OUT, OUT_n deshalb analoge Ausgangssignale. Wenn das Triggersignal TRIGGER „high“ ist, schaltet der dritte Schaltkreis C3 zum Digitalisieren / Verriegeln in den Verriegelungsmodus. Dabei wird dasjenige Ausgangssignal OUT bzw. OUT_n mit dem höheren Potenzial auf ein hohes Versorgungspotenzial und dasjenige Ausgangssignal OUT bzw. OUT_n mit dem niedrigeren Potential auf ein niedriges Versorgungspotenzial gesetzt. In einem Ausführungsbeispiel kann das hohe Versorgungspotenzial VDD sein, und das niedrige Versorgungspotenzial kann Masse sein, im vorliegenden Text als GND bezeichnet. Die Ausgangssignale OUT, OUT_n werden dann auf VDD oder GND gehalten bzw. verriegelt, um den digitalen PUF-Wert bereitzustellen.
Im Verstärkermodus wird der Differenzwert zwischen den beiden Ausgangssignalen OUT, OUT_n erhöht. Wenn das Triggersignal TRIGGER ausgelöst wird, schaltet der dritte Schaltkreis C3 in den Verriegelungsmodus. Dabei wird dasjenige Ausgangssignal OUT bzw. OUT_n mit dem höheren Potenzial auf ein hohes Versorgungspotenzial und dasjenige Ausgangssignal OUT bzw. OUT_n mit dem niedrigeren Potential auf ein niedriges Versorgungspotenzial gesetzt. Darum sind Verstärkung und Digitalisierung zwei getrennte Phasen, die durch den Verstärkermodus bzw. den Verriegelungsmodus dargestellt werden. Im Verstärkermodus, der ersten Phase, ist die Identifikationsschaltung 100 nicht oder allenfalls in geringem Ausmaß, rauschempfindlich. Die Ausgangssignale OUT und OUT_n schwingen sich auf Werte ein, die durch die PUF vorbestimmt werden. In dem Verriegelungsmodus, der zweiten Phase, wird die Differenz auf ein Maximum erhöht. Die maximale Differenz wird dabei zwischen dem hohen Versorgungspotential VDD und dem niedrigen Versorgungspotential GND erreicht. In einer Ausführungsform können zusätzlich Kapazitäten verwendet werden, um das thermische Rauschen an den Ausgangsknoten NO1, NO2 während der Verstärkungsphase zu reduzieren.
Der dritte Schaltkreis C3 kann in einer Ausführungsform eine Umschaltschaltung CS aufweisen, die dafür konfiguriert ist, zwischen dem Verstärkermodus und dem Verriegelungsmodus umzuschalten.
In einer Ausführungsform umfasst die Identifikationsschaltung 100 einen ersten Transistor in dem ersten Schaltkreis C1, wobei ein Betriebskennwert des ersten Transistors durch das erste Ausgangssignal OUT dargestellt ist. Des Weiteren ist ein zweiter Transistor in dem zweiten Schaltkreis C2 angeordnet, wobei ein Betriebskennwert des zweiten Transistors durch das zweite Ausgangssignal OUT_n dargestellt ist. Bei den Transistoren kann es sich zum Beispiel um Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs) oder sonstige Feldeffekttransistoren handeln. Das messbare Ausgangssignal jedes MOSFET-Paares kann in einer Ausführungsform die Differenz zwischen ihren Drain-Strömen sein, die sehr empfindlich für unvermeidliche Schwankungen während des Fertigungsprozesses sind.
In einer Ausführungsform der Erfindung umfasst die Identifikationsschaltung 100 eine erste Anordnung von Transistoren in dem ersten Schaltkreis C1, wobei das erste Ausgangssignal OUT ein Betriebskennwert der ersten Anordnung von Transistoren ist, und eine zweite Anordnung von Transistoren in dem zweiten Schaltkreis C2, wobei das zweite Ausgangssignal OUT_n ein Betriebskennwert der zweiten Anordnung von Transistoren ist.
2 zeigt beispielhaft ein Spannungs-Zeit-Diagramm und ein Triggersignal gemäß einer Ausführungsform. Am Anfang der Bestimmung des PUF-Bits nehmen die Knoten NO1 und NO2 einen vorgegebenen Zustand ein. Die Spannungen an beiden Knoten NO1 und NO2 ist dabei identisch, beispielsweise nimmt die Spannung den Wert Null an. Dieser vorgegebene Zustand, in dem beide Knoten NO1 und NO2 das gleiche Potenzial aufweisen, ist ein instabiler Zustand für die Identifikationsschaltung 100. Die Identifikationsschaltung 100 ist dafür konfiguriert, ein erstes Potenzial am ersten Ausgangsknoten NO1 auf der Grundlage des ersten Stromes 11 zu erzeugen und ein zweites Potenzial am zweiten Knoten NO2 auf der Grundlage des zweiten Stromes 12. Die Identifikationsschaltung 100 ist dafür konfiguriert, ein allmähliches Übergehen des ersten Potenzials und des zweiten Potenzials aus einem instabilen Zustand in einen entsprechenden stabilen Zustand auszuführen, der bis zum Ende des Verstärkermodus beibehalten bleibt. Im Verriegelungsmodus erzeugt die Identifikationsschaltung 100 auf der Grundlage der stabilen Zustände des Verstärkermodus ein erstes Latch-Potenzial am ersten Ausgangsknoten NO1 und ein zweites Latch-Potenzial am zweiten Ausgangsknoten NO2. In Ausführungsformen ist der Differenzwert V_d zwischen dem stabilen Zustand des ersten Potenzials und des zweiten Potenzials im Verstärkermodus kleiner als der Differenzwert zwischen dem ersten Latch-Potenzial und dem zweiten Latch-Potenzial. Der Differenzwert V_d zwischen dem stabilen Zustand des ersten Potenzials und dem stabilen Zustand des zweiten Potenzials hängt von den zufälligen parametrischen Variationen in dem ersten Schaltkreis C1 und dem zweiten Schaltkreis C2 ab.
3 zeigt eine Ausführungsform einer Identifikationsschaltung, wobei der dritte Schaltkreis C3 einen ersten NMOS-Transistor N1, einen zweiten NMOS-Transistor N2, einen dritten NMOS-Transistor N3 und einen vierten NMOS-Transistor N4 umfasst und die Umschaltschaltung CS einen fünften NMOS-Transistor N5, einen sechsten NMOS-Transistor N6, einen siebenten NMOS-Transistor N7 und einen achten NMOS-Transistor N8 umfasst. Die Drain-Elektrode und die Gate-Elektrode des NMOS-Transistors N1, die Drain-Elektrode des NMOS-Transistors N2 und die Gate-Elektrode des NMOS-Transistors N4 sind mit dem ersten Ausgangsknoten NO1 des ersten Schaltkreises C1 verbunden. Die Drain-Elektrode und die Gate-Elektrode des NMOS-Transistors N3, die Drain-Elektrode des NMOS-Transistors N4 und die Gate-Elektrode des NMOS-Transistors N2 sind mit dem zweiten Ausgangsknoten NO2 des zweiten Schaltkreises C2 verbunden. Die Drain-Elektrode des NMOS-Transistors N5 ist mit der Source-Elektrode des NMOS-Transistors N1 verbunden, die Drain-Elektrode des NMOS-Transistors N6 ist mit der Source-Elektrode des NMOS-Transistors N2 verbunden, die Drain-Elektrode des NMOS-Transistors N8 ist mit der Source-Elektrode des NMOS-Transistors N4 verbunden, und die Drain-Elektrode des NMOS-Transistors N7 ist mit der Source-Elektrode des NMOS-Transistors N3 verbunden. Die Gate-Elektroden des NMOS-Transistors N5 und des NMOS-Transistors N7 sind mit einem Triggerknoten TR verbunden, um ein Triggersignal TRIGGER_n zu empfangen, und die Gate-Elektroden des NMOS-Transistors N6 und des NMOS-Transistors N8 sind mit VDD verbunden.
Zwei nominelle Vorspannsignale bias1, bias2 werden in den PMOS-Kaskaden-Stromspiegel PC eingespeist. Prozessschwankungen der stromerzeugenden Transistoren verursachen eine Nichtübereinstimmung der Ströme 11 - 12 = ΔI. In einer Ausführungsform werden genau aufeinander abgestimmte Transistoren mit einer Mindestfläche verwendet, um einen systematischen Versatz zu vermeiden.
Der dritte Schaltkreis C3 wird mittels der vier aufeinander abgestimmten NMOS-Transistoren N1, N2, N3, N4 implementiert. Der NMOS-Transistor N1 und der NMOS-Transistor N3 wirken als Diode, weshalb sie sich als positive Impedanz verhalten, während der zweite NMOS-Transistor N2 und der vierte NMOS-Transistor N4 kreuzgekoppelt sind und im Differenzialbetrieb als negative Impedanzen angesehen werden können.
Die NMOS-Transistoren N5, N6, N7 und N8 werden in dieser Ausführungsform als Umschalter zwischen Verstärkungs- und Verriegelungsmodus verwendet. Das eigentliche Umschalten erfolgt durch den fünften NMOS-Transistor N5 und den siebenten NMOS-Transistor N7, wobei der fünfte NMOS-Transistor N5 und der siebente NMOS-Transistor N7 über einen Triggerknoten TR mit einem invertierten Triggersignal TRIGGER_n angesteuert werden. Die NMOS-Transistoren N6 und N8 dienen zur Abstimmung zwischen dem NMOS-Transistor N1 und dem NMOS-Transistor N2 und zwischen dem NMOS-Transistor N3 und dem NMOS-Transistor N4, haben aber ansonsten keine weitere Funktion. Die Gate-Elektroden der Transistoren N6 und N8 sind mit VDD verbunden, wodurch sie immer aktiv sind.
Während des Verstärkermodus ist das invertierte Triggersignal TRIGGER_n gleich „1“, wodurch die NMOS-Transistoren N5 und N7 leitend geschaltet sind.
Am Beginn des Verstärkermodus werden die Knoten NO1 und NO2 auf das gleiche Potenzial gesetzt, zum Beispiel 0 V, und anschließend freigegeben. Nach dem Freigeben wird der Knoten NO1 durch den Strom 11 geladen, und der Knoten NO2 wird durch den Strom 12 geladen, wodurch ein Anstieg der Potenziale an den Knoten NO1 und NO2 bewirkt wird. Schon eine geringfügige Differenz in den Strömen 11 und 12 verursacht eine Differenz in den Potenzialen an den Knoten NO1 und NO2. Wenn beispielsweise Strom 11 geringfügig größer ist als Strom 12, so ist der Knoten NO1 schneller auf dem NMOS-Transistor-Schwellpotenzial oder anders ausgedrückt: Die NMOS-Transistoren N1 und N4 werden leitend, bevor die NMOS-Transistoren N2 und N3 leitend werden.
Sobald die NMOS-Transistoren N1, N2, N3 und N4 leitend geworden sind, kompensieren die positiven Admittanzen infolge des NMOS-Transistors N1 und des NMOS-Transistors N3 die negativen differenziellen Admittanzen infolge des NMOS-Transistors N2 bzw. des NMOS-Transistors N4 aus. Bedingt durch die Eigenschaften der NMOS-Transistoren nehmen die Ströme 11 und 12 verschiedene Werte ein. Damit wird ein asymmetrischer stabiler Zustand erzeugt, in dem die Potenziale an NO1 und NO2 verschiedene Werte aufweisen. Die Transistoren N1 und N3 fungieren im Hinblick auf die Gate-Elektroden-Verbindung als eine Diode. Darum werden, im Gegensatz zum Verriegelungsmodus, die Knoten NO1 und NO2 über die Transistoren N1 und N3, die als Dioden fungieren, vorgespannt. Diese Konfiguration bewirkt, dass der Schaltkreis einen stabilen Zustand erreicht, wobei die Potenziale an NO1 und NO2 verschieden sind aber weder auf VDD noch auf GND gezogen werden, wie in einer Verriegelungsschaltung.
Die Verstärkung kann dann anhand der Differenz der Leitwerte der Diodentransistoren und der positiven Rückkopplungstransistoren bestimmt werden. Wenn wir die Leitwerte für die Transistoren N1, N2, N3 und N4 als gm1, gm2, gm3 und gm4 bezeichnen, so kann angenommen werden, dass $(gm 1 - gm 4) = (gm 3 - gm 2) = Δ gm,$
da die „Diodentransistoren“ N1 und N3 einander in der gleichen Weise entsprechen und aufeinander abgestimmt sind wie die „kreuzgekoppelten Transistoren“ N4 und N2.
Dann erhalten wir aus: $\begin{array}{l} I_{+} + I_{-} = gm 1 * V_{+} + gm 2 * V_{-} - gm 3 * V_{-} - gm 4 * V_{+} = \\ = (gm 1 - gm 4) * V_{+} - (gm 3 - gm 2) * V_{-} = Δ gm * (V_{+} - V_{-}) \\ Zd = 1 / Δ gm, \end{array}$
und für die Verstärkung von I₊ + I_- = ΔIbias, d. h. die Differenzausgangsspannung, ergibt sich als Vout - Vout_n = Vd = Zd * ΔIbias = ΔIbias / Δgm.
Im Verstärkermodus kann Rauschen herausgefiltert werden und die dynamischen Effekte, die während seiner Aktivierung auftreten können, werden unterdrückt. Kapazitäten können mit den Knoten NO1 und NO2 verbunden werden, wie in 3 gezeigt, um damit die Wirkung des Rauschens zu reduzieren. Dadurch wird die Zuverlässigkeit des Schaltkreises 100 erhöht. Die Kapazitäten können ohne negative Auswirkung auf die Verstärkungsdifferenz hinzugefügt werden. Auch wenn die Kapazitäten nicht abgestimmt sind, wird die Zuverlässigkeit der Schaltung nicht beeinträchtigt, da der Verriegelungsmodus nur ausgelöst wird, wenn ein eingeschwungener Zustand im Verstärkermodus erreicht wurde, in dem die Potenziale an den Knoten NO1 und NO2 hinreichend getrennt sind.
Oder anders ausgedrückt: Während bei der Verriegelung einer reinen Verriegelungsschaltung, ausgehend von gleichen Potenzialen an den Knoten NO1 und NO2, die Ausgangssignale OUT und OUT_n durch eine geringfügige Änderung der Potenziale oder Ströme aufgrund von Rauschen die umgekehrten Werte einnehmen können, verhindert der Verstärkermodus das Auslösen solcher Effekte. Das Ausmaß, in dem der Verstärkermodus in der Lage ist, das Rauschen zu filtern, richtet sich nach dem Verhältnis zwischen Rauschintensität und der Asymmetrie der Transistorkenngrößen aufgrund von lokalen Prozessschwankungen. In dem reinen Verriegelungsmodus nimmt der Schaltkreis 100 seinen Zustand in Abhängigkeit des Anstiegs an dem Knoten NO1 zu dem Anstieg an dem Knoten NO2 ein. Dies kann auch von einigen parasitären Effekten abhängen und nicht nur von der statischen Nichtübereinstimmung der Ströme 11 und 12.
Der Verriegelungsmodus beginnt, wenn das invertierte Triggersignal TRIGGER_n auf „0“ fällt, wodurch die NMOS-Transistoren N5 und N7 abschalten. Wenn die NMOS-Transistoren N5 und N7 abgeschaltet sind, so fließt durch die NMOS-Transistoren N1 und N3 kein Strom. Die kreuzgekoppelten NMOS-Transistoren N2 und N4 sorgen dafür, dass die Last direkt als eine Verriegelungsschaltung arbeitet. Wie oben beschrieben, hängt im Verriegelungsmodus die Entscheidung, in welcher Richtung die Verriegelungsschaltung verriegelt, davon ab, welcher der Knoten NO1 und NO2 zuvor schneller auf das Schwellpotenzial geladen wurde, bei dem N2 und N4 aktiv werden. Da die Potenziale an den Knoten NO1 und NO2 aufgrund des vorangegangenen Verstärkermodus am Beginn des Verriegelungsmodus bereits hinreichend getrennt sind, ist die Verriegelung weniger rauschanfällig und die Umkehrung der Ausgangssignale OUT und OUT_n aufgrund von Rauschen ist weniger wahrscheinlich.
Obgleich oben nur eine einzige Identifikationsschaltung beschrieben wurde, versteht es sich, dass in einer Ausführungsform ein elektronisches Bauelement mehrere Identifikationsschaltungen 100 der oben beschriebenen Art zum Erzeugen eines eindeutigen Identifikationskodes, der durch die Identifikationsbits gebildet wird, umfassen kann. Der Identifikationskode ist für jedes Bauelement eindeutig kennzeichnend, auch wenn alle Bauelemente aus ein und derselben Serie auf denselben Produktionseinrichtungen und mit identischen Masken hergestellt werden. Wie das Identifikationsbit, basiert der Identifikationskode auf zufälligen parametrischen Variationen, die während des Fertigungsprozesses auftreten. Wenn die Zahl der Identifikationsbits groß genug ist, so können Milliarden Bauelemente mit einem eindeutigen Identifikationskode bereitgestellt werden, ohne jedes Bauelement einzeln anpassen zu müssen.

Claims

Identifikationsschaltung (100) zum Erzeugen eines Identifikationsbits, wobei die Identifikationsschaltung (100) in einem integrierten Schaltkreis angeordnet ist, aufweisend, - einen ersten Schaltkreis (C1) zum Erzeugen eines ersten Ausgangssignals (OUT), wobei das erste Ausgangssignals (OUT) auf zufälligen parametrischen Variationen in dem ersten Schaltkreis (C1) basiert, - einen zweiten Schaltkreis (C2) zum Erzeugen eines zweiten Ausgangssignals (OUT_n), wobei das zweite Ausgangssignals (OUT_n) auf zufälligen parametrischen Variationen in dem zweiten Schaltkreis (C2) basiert, - einen dritten Schaltkreis (C3), wobei der dritte Schaltkreis (C3) in einem Verstärkermodus und in einem Verriegelungsmodus betrieben werden kann, - eine Umschaltschaltung (CS), wobei die Umschaltschaltung (CS) dafür ausgelegt ist, zwischen dem Verstärkermodus und dem Verriegelungsmodus des dritten Schaltkreises (C3) umzuschalten, -wobei der dritte Schaltkreis (C3) derart ausgebildet ist, ein erstes Potenzial an einem ersten Knoten (NO1) auf der Grundlage des ersten Ausgangssignals (OUT) zu erzeugen und ein zweites Potenzial an einem zweiten Knoten (NO2) auf der Grundlage des zweiten Ausgangssignals (OUT_n) zu erzeugen und derart ausgebildet ist, einen allmählichen Übergang des ersten Potenzials und des zweiten Potenzials in jeweils einen stabilen Zustand durchzuführen, indem in dem Verstärkermodus der Differenzwert (Vd) zwischen dem ersten Ausgangssignal (OUT) und dem zweiten Ausgangssignal (OUT_n) verstärkt wird, und derart ausgebildet ist in dem Verriegelungsmodus diesen verstärkten Differenzwert in ein digitales Signal (VDD, GND) umzuwandeln, indem auf der Grundlage der ersten stabilen Zustände ein erstes Latch-Potenzial (VDD bzw. GND) an dem ersten Knoten (NO1) und ein zweites Latch-Potenzial (GND bzw. VDD) an dem zweiten Knoten (NO2) erzeugt wird.
Identifikationsschaltung (100) nach Anspruch 1, aufweisend einen ersten Transistor (P1) in dem ersten Schaltkreis (C1), wobei das erste Ausgangssignal (OUT) ein Betriebskennwert des ersten Transistors (P1) ist und einen zweiten Transistor (P2) in dem zweiten Schaltkreis (C2), wobei das zweite Ausgangssignal (OUT_n) ein Betriebskennwert des zweiten Transistors (P2) ist.
Identifikationsschaltung (100) nach Anspruch 1 oder 2, aufweisend eine erste Anordnung von Transistoren in dem ersten Schaltkreis (C1), wobei das erste Ausgangssignal (OUT) ein Betriebskennwert der ersten Anordnung von Transistoren ist und eine zweite Anordnung von Transistoren in dem zweiten Schaltkreis (C2), wobei das zweite Ausgangssignal (OUT_n) ein Betriebskennwert der zweiten Anordnung von Transistoren ist.
Identifikationsschaltung (100) nach einem der Ansprüche 2 und 3, wobei die Transistoren (P1, P2) Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs) sind.
Identifikationsschaltung (100) nach einem der Ansprüche 1 bis 4, wobei das erste Ausgangssignal (OUT) ein erster Strom (11) ist und das zweite Ausgangssignal (OUT_n) ein zweiter Strom (12) ist.
Identifikationsschaltung (100) nach einem der Ansprüche 1 bis 5, wobei der Differenzwert (Vd) zwischen den stabilen Zuständen des ersten Potenzials und des zweiten Potenzials kleiner ist als der Differenzwert zwischen dem ersten Latch-Potenzial (VDD bzw. GND) und dem zweiten Latch-Potenzial (GND bzw. VDD).
Identifikationsschaltung (100) nach einem der Ansprüche 1 bis 6, wobei der Differenzwert (Vd) zwischen dem stabilen Zustand des ersten Potenzials und dem stabilen Zustand des zweiten Potenzials von den zufälligen parametrischen Variationen in dem ersten Schaltkreis (C1) und dem zweiten Schaltkreis (C2) abhängig ist.
Elektronisches Bauelement zum Erzeugen eines Identifikationskodes, aufweisend mehrere Identifikationsschaltungen (100) nach einem der Ansprüche 1 bis 7, wobei der Identifikationskode durch die Identifikationsbits der einzelnen Identifikationsschaltungen (100) gebildet wird.
Verfahren zum Betreiben einer Identifikationsschaltung (100) aufweisend die Schritte - Veranlassen, dass die Identifikationsschaltung (100) in einem Verstärkermodus aus einem vorgegebenen instabilen Zustand in einen ersten stabilen Zustand übergeht, in dem ein erstes Ausgangssignal OUT an einem ersten Knoten (NO1) und ein zweites Ausgangssignal OUT_n an einem zweiten Knoten (NO2) im Wesentlichen zeitlich konstant anliegen, - Umschalten mindestens eines Schaltelements der Identifikationsschaltung (100), wobei das Umschalten in einem Verriegelungsmodus ein Übergehen der Identifikationsschaltung (100) aus dem ersten stabilen Zustand in einen zweiten stabilen Zustand bewirkt, wobei das erste und das zweite Ausgangssignal (OUT, OUT_n) in dem Verriegelungsmodus auf einen ersten und einen zweiten vorgegebenen Pegel (VDD, GND) übergehen, die durch das erste und das zweite Ausgangssignal (OUT, OUT_n) in dem ersten stabilen Zustand bestimmt werden, - wobei der Verstärkermodus eine Trennung der Pegel des ersten und des zweiten Ausgangssignal (OUT, OUT_n) bewirkt und der Verriegelungsmodus die getrennten Ausgangssignale (OUT, OUT_n) verriegelt, und - wobei das erste und das zweite Ausgangssignal (OUT, OUT_n) in dem zweiten stabilen Zustand einen digitalen PUF-Wert darstellen.
Verfahren nach Anspruch 9 , wobei eine Differenz (Vd) der Pegel des ersten und des zweiten Ausgangssignals (OUT, OUT_n) in dem ersten stabilen Zustand durch den Betrag bestimmt wird, um den sich mindestens ein physikalischer Kennwert eines ersten Schaltkreises (C1) von dem physikalischen Kennwert eines zweiten Elements eines zweiten Schaltkreises (C2) unterscheidet und wobei der erste vorgegebene Pegel ein Versorgungspotential (VDD) und der zweite vorgegebene Pegel ein Massepotential (GND) ist.
Verfahren nach Anspruch 9 oder 10, wobei das Umschalten von einem Triggersignal (TRIGGER) ausgelöst wird.
Verfahren nach einem der Ansprüche 9 bis 11, wobei durch das Umschalten des mindestens einen Schaltelements der erste stabile Zustand zunächst in einen instabilen Zustand übergeht und wodurch dann dieser instabile Zustand auf den ersten und den zweiten vorgegebenen Pegel (VDD, GND) übergeht.
Bauelement, aufweisend einen PUF-Schaltkreis (100), wobei der PUF-Schaltkreis mindestens ein Schaltelement (CS) umfasst, wobei der PUF-Schaltkreis derart ausgebildet ist, in einem Verstärkungsmodus, einen Übergang aus einem vorgegebenen instabilen Zustand in einen ersten stabilen Zustand zu veranlassen, wobei ein erstes Signal an einem ersten Knoten (NO1) und ein zweites Signal an einem zweiten Knoten (NO2) im Wesentlichen zeitlich konstant anliegen und wobei der PUF-Schaltkreis (100) ferner dafür ausgebildet ist, in einem Verriegelungsmodus, nach einem Umschalten des Schaltelements (CS), einen Übergang des PUF-Schaltkreises (100), aus dem ersten stabilen Zustand in einen zweiten stabilen Zustand zu veranlassen, wobei das erste und das zweite Signal in dem Verriegelungsmodus auf einen ersten und einen zweiten vorgegebenen Pegel (VDD, GND) übergehen, wobei die Signalpegel durch den ersten stabilen Zustand bestimmt werden.
PUF-Schaltkreis (100) nach Anspruch 13, wobei der PUF-Schaltkreis (100) derart ausgebildet ist, dass das Schaltelement (CS) auf der Grundlage eines Auslösesignals (TRIGGER_n) umschaltet.
PUF-Schaltkreis (100) nach Anspruch 13 oder 14, wobei der PUF-Schaltkreis (100) so ausgebildet ist, dass nach dem Umschalten des Schaltelements (CS) der erste stabile Zustand des PUF-Schaltkreises (100) in einen instabilen Zustand und dann in den zweiten stabilen Zustand übergeht.