CN103198267B - 一种可重构多端口puf电路单元 - Google Patents

Abstract

本发明公开了一种可重构多端口PUF电路单元，包括第一控制电路模块、输入模块、输出模块和随机工艺偏差产生模块，第一控制电路模块分别与输入模块、输出模块和随机工艺偏差产生模块连接，输入模块与随机工艺偏差产生模块连接，随机工艺偏差产生模块与输出模块连接；优点是实现了对PUF电路单元的输出密钥和端口数的重构，可以灵活的更换输出密钥及输出端口数，在一个时钟周期内产生多个密钥，成本较低，且运行速度较快。

Description

一种可重构多端口PUF电路单元

技术领域

本发明涉及一种PUF电路，尤其是涉及一种可重构多端口PUF电路单元。

背景技术

2001年3月Pappu在《PhysicalOne-WayFunctions》中提出的物理不可克隆函数（PhysicalUnclonableFunctions，简称PUF）具有唯一性和不可克隆性，可以被广泛用来作为身份认证和防伪手段。集成芯片上采用PUF技术最早由麻省理工大学的Gassend等研究人员提出。PUF技术是一种芯片领域的“生物特征”识别技术，也可以称之为“芯片DNA”技术，其通过PUF电路提取芯片制造过程中不可避免产生的工艺偏差（包括氧化层厚度，W/L和随机离子参杂等因素），生成无限多个、特有的密钥，这些密钥不可预测和安排，永久存在，即使是芯片的制造商也无法仿制。PUF电路从芯片上动态提取这个芯片所特有的无限多的密钥，这些密钥可以广泛的应用于芯片的安全和防伪。PUF技术可以提高芯片和芯片系统的安全和可靠等级，在芯片安全防伪领域取得了广泛的应用。

基于PUF的安全协议生成的ID具有唯一性和不可克隆性，其相对于其它安全协议在抵御物理攻击、旁道攻击和适用与轻量级协议攻击等方面具有明显的优越性。但是，现有的PUF电路一般是通过一个端口输出密钥，且在一个时钟周期内仅能输出一个密钥，运行速度较慢，另外由于PUF电路提取的芯片制造过程中不可避免产生的工艺偏差是唯一的，从而导致PUF电路的输出密钥是恒定的，无法进行重构，当产品（例如芯片）需要更换密码时，只能将整个PUF电路更换掉，成本很高。

发明内容

本发明所要解决的技术问题是提供一种可以灵活的更换输出密钥，成本较低，且运行速度较快的可重构多端口PUF电路单元。

本发明解决上述技术问题所采用的技术方案为：一种可重构多端口PUF电路单元，包括第一控制电路模块、输入模块、输出模块和随机工艺偏差产生模块，所述的第一控制电路模块设置有使能信号输入端、激励信号输出端、控制信号输出端和输出密钥端口数输出端，所述的输入模块设置有外部信号输入端、激励信号输入端和信号输出端，所述的输出模块设置有端口数输入端、信号输入端和信号输出端，所述的随机工艺偏差产生模块设置有控制信号端、信号输入端和信号输出端，所述的第一控制电路模块的激励信号输出端与所述的输入模块的激励信号输入端连接，所述的第一控制电路模块的输出密钥端口数输出端与所述的输出模块的端口数输入端连接，所述的第一控制电路模块的控制信号输出端与所述的随机工艺偏差产生模块的控制端连接，所述的输入模块的信号输出端与所述的随机工艺偏差产生模块的信号输入端连接，所述的随机工艺偏差产生模块的信号输出端与所述的输出模块的信号输入端连接，所述的输入模块的外部信号输入端接入的信号包括数据信号、地址信号和控制电压信号。

所述的输入模块由第一D触发器、第二D触发器和第三D触发器组成，所述的第一D触发器接入数据信号，所述的第二D触发器接入地址信号、所述的第三D触发器接入控制电压信号和第一时钟信号，所述的随机工艺偏差产生模块包括寄存器堆、振荡器和N个由两个D触发器串联而成的D触发器组，所述的寄存器堆分别与所述的第一D触发器、所述的第二D触发器、所述的振荡器和N个D触发器组连接，所述的振荡器分别与所述的第三D触发器和每个D触发器组中的第一个D触发器连接，每个D触发器组中的第二个D触发器接入所述的第一时钟信号，所述的振荡器的输出信号为第二时钟信号，所述的输出模块由N个输出单元组成，每个输出单元由锁存器和FIFO输出电路串联而成，N个输出单元中的锁存器与N个D触发器组中的第二个D触发器一一对应连接，所述的第一控制电路模块分别与所述的第一D触发器、所述的第二D触发器、所述的第三D触发器和N个输出单元中的FIFO输出电路连接，所述的第一时钟信号的频率为0～50MHz，所述的第二时钟信号的频率为500M-1GHz，N≥2。

所述的振荡器包括差分延迟电路、电平转换器、占空比电路和分频器，所述的差分延迟电路设置有控制电压信号输入端、第一信号输出端、第二信号输出端和接地端，所述的电平转换器设置有第一信号输入端、第二信号输入端、第一信号输出端、第二信号输出端、直流电压信号输入端和接地端，所述的占空比电路设置有第一信号输入端、第二信号输入端、直流电压信号输入端和接地端，所述的差分延迟电路的第一信号输出端与所述的电平转换器的第一信号输入端连接，所述的差分延迟电路的第二信号输出端与所述的电平转换器的第二信号输入端连接，所述的电平转换器的第一信号输出端与所述的占空比电路的第一信号输入端连接，所述的电平转换器的第二信号输出端与所述的占空比电路的第二信号输入端连接，所述的占空比电路的信号输出端与所述的分频器的信号输入端连接，所述的差分延迟电路的接地端、所述的电平转换器的接地端和所述的占空比电路的接地端连接，所述的电平转换器的直流电压信号输入端和所述的占空比电路的直流电压信号输入端连接，所述的差分延迟电路的控制电压信号输入端为所述的振荡器的信号输入端，所述的分频器的信号输出端为所述的振荡器的信号输出端。

所述的差分延迟电路由2n+1个差分延迟单元组成，所述的差分延迟单元设置有第一信号输入端、第二信号输入端、第一信号输出端、第二信号输出端、控制电压信号输入端和接地端，2n+1个差分延迟单元的控制电压信号输入端连接且其连接端作为所述的差分延迟电路的控制电压信号输入端，2n+1个差分延迟单元的接地端连接且其连接端作为所述的差分延迟电路的接地端，2n+1个差分延迟单元中前一位的差分延迟单元的第一信号输出端与后一位的差分延迟单元的第一信号输入端连接，2n+1个差分延迟单元中前一位的差分延迟单元的第二信号输出端与后一位的差分延迟单元的第二信号输入端连接，2n+1个差分延迟单元中的最后一位差分延迟单元的第一信号输出端与2n+1个差分延迟单元中的第一位差分延迟单元的第一信号输入端连接，2n+1个差分延迟单元中的最后一位差分延迟单元的第二信号输出端与2n+1个差分延迟单元中的第一位差分延迟单元的第二信号输入端连接，2n+1个差分延迟单元中的最后一位差分延迟单元的第一信号输出端作为所述的差分延迟电路的第一信号输出端，2n+1个差分延迟单元中的最后一位差分延迟单元的第二信号输出端作为所述的差分延迟电路的第二信号输出端，其中n≥1。

所述的差分延迟单元由第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管组成，所述的第一PMOS管的漏极与所述的第二PMOS管的漏极连接且其连接端为所述的差分延迟单元的控制电压信号输入端，所述的第一PMOS管的栅极、所述的第二PMOS管的源极和所述的第二NMOS管的漏极连接且其连接端为所述的差分延迟单元的第一信号输出端，所述的第一PMOS管的源极、所述的第二PMOS管的栅极和所述的第一NMOS管的漏极连接且其连接端为所述的差分延迟单元的第二信号输出端，所述的第一NMOS管的源极和所述的第二NMOS管M2的源极连接且其连接端为所述的差分延迟单元的接地端，所述的第一NMOS管的栅极为所述的差分延迟单元的第一信号输入端，所述的第二NMOS管的栅极为所述的差分延迟单元的第二信号输入端；所述的电平转换器由第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一反相器和第二反相器组成，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第五PMOS管的漏极和所述的第六PMOS管的漏极连接且其连接端为所述的电平转换器的直流电压信号输入端，所述的第三PMOS管的栅极、所述的第四PMOS管的源极和所述的第四NMOS管的漏极连接且其连接端为所述的电平转换器的第一信号输出端，所述的第三PMOS管的源极、所述的第三NMOS管的漏极和所述的第四PMOS管的栅极连接，所述的第三NMOS管的栅极和所述的第一反相器的输入端连接且其连接端为所述的电平转换器的第一信号输入端，所述的第一反相器的输出端与所述的第四NMOS管的栅极连接，所述的第三NMOS管的源极、所述的第四NMOS管的源极、所述的第五NMOS管的源极和所述的第六NMOS管的源极连接且其连接端为所述的电平转换器的接地端，所述的第五PMOS管的栅极、所述的第六PMOS管的源极和所述的第六NMOS管的漏极连接且其连接端为所述的电平转换器的第二信号输出端，所述的第五PMOS管的源极、所述的第五NMOS管的漏极和所述的第六PMOS管的栅极连接，所述的第五NMOS管的栅极和所述的第二反相器的输入端连接且其连接端为所述的电平转换器的第二信号输入端，所述的第二反相器的输出端与所述的第六NMOS管的栅极连接；所述的占空比电路由第七PMOS管、第八PMOS管、第七NMOS管和第八NMOS管组成，所述的第七NMOS管的漏极和所述的第七PMOS管的漏极连接且其连接端为所述的占空比电路的直流电压信号输入端，所述的第七NMOS管的源极、所述的第七PMOS管的源极、所述的第八NMOS管的漏极和所述的第八PMOS管的漏极连接且其连接端为所述的占空比电路的信号输出端，所述的第八NMOS管的源极和所述的第八PMOS管的源极连接且其连接端为所述的占空比电路的接地端，所述的第七NMOS管的栅极为所述的占空比电路的第一信号输入端，所述的第八NMOS管的栅极为所述的占空比电路的第二信号输入端。

所述的寄存器堆包括译码电路模块、存储单元阵列、灵敏放大器、选择器、锁存器、第二控制电路模块和FIFO输出电路，所述的译码电路模块包括一级译码电路单元和二级译码电路单元，所述的一级译码电路单元包括第一触发器、第二触发器、第三触发器、第一译码器、第二译码器和第三译码器，所述的第一触发器与所述的第一译码器连接，所述的第二触发器与所述的第二译码器连接，所述的第三触发器与所述的第三译码器连接，所述的二级译码电路单元包括三输入与门和负载驱动模块，所述的第一译码器、所述的第二译码器和所述的第三译码器与所述的三输入与门的三个输入端一一对应连接，所述的三输入与门的输出端与所述的负载驱动模块连接，所述的负载驱动模块与所述的存储单元阵列连接，所述的存储单元阵列与所述的灵敏放大器连接，所述的灵敏放大器与所述的选择器连接，所述的选择器与所述的锁存器连接，所述的锁存器与所述的FIFO输出电路连接，所述的第二控制电路模块分别与所述的存储单元阵列、所述的灵敏放大器、所述的选择器和所述的锁存器连接，所述的存储单元阵列包括至少两个存储单元。

所述的第一触发器、所述的第二触发器和所述的第三触发器均为D触发器，所述的第一译码器和所述的第二译码器均为2-4译码器，所述的第三译码器为1-2译码器。

与现有技术相比，本发明的优点在于输入模块接入包括数据信号、地址信号和控制电压信号的外部信号，第一控制电路模块输出激励信号到输入模块和输出输出密钥端口数到输出模块，输入模块将激励信号和外部信号结合处理后输出到随机工艺偏差产生模块，随机工艺偏差产生模块将最终数据（输出密钥）输送给输出模块，输出模块根据接收到的端口数信号和输出密钥信号输出相应的密钥信号，通过控制于输入模块接入的外部信号和第一控制电路模块输出的输出密钥端口数，实现了对PUF电路单元的输出密钥和端口数的重构，可以灵活的更换PUF电路单元的输出密钥及输出端口数，在一个时钟周期内产生多个密钥，成本较低，且运行速度较快。

附图说明

图1为本发明的可重构多端口PUF电路单元的原理框图；

图2（a）为本发明的可重构多端口PUF电路单元的电路图；

图2（b）为本发明的可重构多端口PUF电路单元的符号图；

图3为振荡器的原理框图；

图4为差分延迟电路的电路结构图；

图5为差分延迟单元的电路图；

图6为电平转换器的电路图；

图7为占空比电路的电路图；

图8为寄存器堆的电路结构图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例：如图1所示，一种可重构多端口PUF电路单元，包括第一控制电路模块1、输入模块2、输出模块3和随机工艺偏差产生模块4，第一控制电路模块1设置有使能信号输入端、激励信号输出端、控制信号输出端和输出密钥端口数输出端，输入模块2设置有外部信号输入端、激励信号输入端和信号输出端，输出模块3设置有端口数输入端、信号输入端和信号输出端，随机工艺偏差产生模块4设置有控制信号端、信号输入端和信号输出端，第一控制电路模块1的激励信号输出端与输入模块2的激励信号输入端连接，第一控制电路模块1的输出密钥端口数输出端与输出模块3的端口数输入端连接，第一控制电路模块1的控制信号输出端与随机工艺偏差产生模块4的控制端连接，输入模块2的信号输出端与随机工艺偏差产生模块4的信号输入端连接，随机工艺偏差产生模块4的信号输出端与输出模块2的信号输入端连接，输入模块2的外部信号输入端接入的信号包括数据信号、地址信号和控制电压信号。

如图2（a）所示，本实施例中，输入模块2由第一D触发器21、第二D触发器22和第三D触发器23组成，第一D触发器21接入数据信号，第二D触发器22接入地址信号、第三D触发器23接入控制电压信号和第一时钟信号，随机工艺偏差产生模块4包括寄存器堆41、振荡器42和N个由两个D触发器串联而成的D触发器组43，寄存器堆41分别与第一D触发器21、第二D触发器22、振荡器42和N个D触发器组43连接，振荡器42分别与第三D触发器23和每个D触发器组43中的第一个D触发器连接，每个D触发器组43中的第二个D触发器接入第一时钟信号，振荡器42的输出信号为第二时钟信号，输出模块3由N个输出单元31组成，每个输出单元31由锁存器和FIFO输出电路串联而成，N个输出单元31中的锁存器与N个D触发器组43中的第二个D触发器一一对应连接，第一控制电路模块1分别与第一D触发器21、第二D触发器22、第三D触发器23和N个输出单元31中的FIFO输出电路连接，第一时钟信号的频率为0～50MHz，第二时钟信号的频率为500M-1GHz，N≥2，可重构多端口PUF电路单元的符号图如图2（b）所示。

如图3所示，本实施例中，振荡器42包括差分延迟电路421、电平转换器422、占空比电路423和分频器424，差分延迟电路421设置有控制电压信号输入端、第一信号输出端、第二信号输出端和接地端，电平转换器422设置有第一信号输入端、第二信号输入端、第一信号输出端、第二信号输出端、直流电压信号输入端和接地端，占空比电路423设置有第一信号输入端、第二信号输入端、直流电压信号输入端和接地端，差分延迟电路421的第一信号输出端与电平转换器422的第一信号输入端连接，差分延迟电路421的第二信号输出端与电平转换器422的第二信号输入端连接，电平转换器422的第一信号输出端与占空比电路423的第一信号输入端连接，电平转换器422的第二信号输出端与占空比电路423的第二信号输入端连接，占空比电路423的信号输出端与分频器424的信号输入端连接，差分延迟电路421的接地端、电平转换器422的接地端和占空比电路423的接地端连接，电平转换器422的直流电压信号输入端和占空比电路423的直流电压信号输入端连接，差分延迟电路421的控制电压信号输入端为振荡器42的信号输入端，分频器424的信号输出端为振荡器42的信号输出端。

如图4所示，本实施例中，差分延迟电路421由2n+1个差分延迟单元4211组成，差分延迟单元4211设置有第一信号输入端、第二信号输入端、第一信号输出端、第二信号输出端、控制电压信号输入端和接地端，2n+1个差分延迟单元4211的控制电压信号输入端连接且其连接端作为差分延迟电路421的控制电压信号输入端，2n+1个差分延迟单元4211的接地端连接且其连接端作为差分延迟电路421的接地端，差分延迟电路421中前一位的差分延迟单元的第一信号输出端与后一位的差分延迟单元的第一信号输入端连接，差分延迟电路421中前一位的差分延迟单元的第二信号输出端与后一位的差分延迟单元的第二信号输入端连接，差分延迟电路421中的最后一位差分延迟单元的第一信号输出端与差分延迟电路421中的第一位差分延迟单元的第一信号输入端连接，差分延迟电路421中的最后一位差分延迟单元的第二信号输出端与差分延迟电路421中的第一位差分延迟单元的第二信号输入端连接，差分延迟电路421中的最后一位差分延迟单元的第一信号输出端作为所述的差分延迟电路的第一信号输出端，差分延迟电路421中的最后一位差分延迟单元的第二信号输出端作为差分延迟电路521的第二信号输出端，其中n≥1。

如图5～图7所示，本实施例中，差分延迟单元4211由第一PMOS管P1、第二PMOS管P2、第一NMOS管M1和第二NMOS管M2组成，第一PMOS管P1的漏极与第二PMOS管P2的漏极连接且其连接端为差分延迟单元4211的控制电压信号输入端，第一PMOS管P1的栅极、第二PMOS管P2的源极和第二NMOS管M2的漏极连接且其连接端为差分延迟单元4211的第一信号输出端，第一PMOS管P1的源极、第二PMOS管P2的栅极和第一NMOS管M1的漏极连接且其连接端为差分延迟单元4211的第二信号输出端，第一NMOS管M1的源极和第二NMOS管M2的源极连接且其连接端为差分延迟单元4211的接地端，第一NMOS管M1的栅极为差分延迟单元4211的第一信号输入端，第二NMOS管M2的栅极为差分延迟单元4211的第二信号输入端；电平转换器422由第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第三NMOS管M3、第四NMOS管M4、第五NMOS管M5、第六NMOS管M6、第一反相器C1和第二反相器C2组成，第三PMOS管P3的漏极、第四PMOS管P4的漏极、第五PMOS管P5的漏极和第六PMOS管P6的漏极连接且其连接端为电平转换器422的直流电压信号输入端，第三PMOS管P3的栅极、第四PMOS管P4的源极和第四NMOS管M4的漏极连接且其连接端为电平转换器422的第一信号输出端，第三PMOS管P3的源极、第三NMOS管M3的漏极和第四PMOS管P4的栅极连接，第三NMOS管M3的栅极和第一反相器C1的输入端连接且其连接端为电平转换器422的第一信号输入端，第一反相器C1的输出端与第四NMOS管M4的栅极连接，第三NMOS管M3的源极、第四NMOS管M4的源极、第五NMOS管M5的源极和第六NMOS管M6的源极连接且其连接端为电平转换器422的接地端，第五PMOS管P5的栅极、第六PMOS管P6的源极和第六NMOS管M6的漏极连接且其连接端为电平转换器422的第二信号输出端，第五PMOS管P5的源极、第五NMOS管M5的漏极和第六PMOS管P6的栅极连接，第五NMOS管M5的栅极和第二反相器C2的输入端连接且其连接端为电平转换器422的第二信号输入端，第二反相器C2的输出端与第六NMOS管M6的栅极连接；占空比电路423由第七PMOS管P7、第八PMOS管P8、第七NMOS管M7和第八NMOS管M8组成，第七NMOS管M7的漏极和第七PMOS管P7的漏极连接且其连接端为占空比电路423的直流电压信号输入端，第七NMOS管M7的源极、第七PMOS管P7的源极、第八NMOS管M8的漏极和第八PMOS管P8的漏极连接且其连接端为占空比电路423的信号输出端，第八NMOS管M8的源极和第八PMOS管P8的源极连接且其连接端为占空比电路423的接地端，第七NMOS管M7的栅极为占空比电路423的第一信号输入端，第八NMOS管M8的栅极为占空比电路423的第二信号输入端。

如图8所示，本实施例中，寄存器堆41包括译码电路模块411、存储单元阵列412、灵敏放大器413、选择器414、锁存器415、第二控制电路模块416和FIFO输出电路417，译码电路模块411包括一级译码电路单元4111和二级译码电路单元4112，一级译码电路单元4111包括第一触发器、第二触发器、第三触发器、第一译码器、第二译码器和第三译码器，第一触发器与第一译码器连接，第二触发器与第二译码器连接，第三触发器与第三译码器连接，二级译码电路单元4112包括三输入与门和负载驱动模块，第一译码器、第二译码器和第三译码器与三输入与门的三个输入端一一对应连接，三输入与门的输出端与负载驱动模块连接，负载驱动模块与存储单元阵列412连接，存储单元阵列412与灵敏放大器413连接，灵敏放大器413与选择器414连接，选择器414与锁存器415连接，锁存器415与FIFO输出电路417连接，第二控制电路模块416分别与存储单元阵列412、灵敏放大器413、选择器414和锁存器415连接，存储单元阵列412包括至少两个存储单元；第一触发器、第二触发器和第三触发器均为D触发器，第一译码器和第二译码器均为2-4译码器，第三译码器为1-2译码器。

本发明的可重构多端口PUF电路单元（RM-PUFs单元）的设计原理如下所述：

首先定义可重构多端口PUF电路单元的元素集合为{S，F，N，C，R₀R₁...R_n}，其中，S为状态空间，F为函数空间，N为输出密钥端口数量，C为激励空间，R₀R₁...R_n为响应空间。在可重构多端口PUF电路单元中，函数空间F是由电路本身的物理特性决定；状态空间S是由外部输入信号决定，可以称为软密钥。可重构多端口PUF电路单元的输出响应由电路本身的物理特性和软密钥共同决定，其实例化模型可表示为：

R(c)←F(N,R(S,C)),R(c)∈R₀R₁…R_n(1)

在引进软密钥概念后，RM-PUFs单元将会是一种全新激励—响应模式。结合RM-PUFs单元的定义和电路设计的思想，我们可以获得如图1所示的RM-PUFs单元的结构框图。RM-PUFs单元包括第一控制电路模块、输入模块、输出模块和随机工艺偏差产生模块；第一控制电路模块在输入使能信号rconf()后，产生激励信号C和输出密钥端口数N；输入模块将软密钥S和激励信号C，通过mapin()函数映射到随机工艺偏差产生模块中，经过随机工艺偏差产生模块后，将最终数据输出。RM-PUFs单元可以通过软密钥改变当前状态空间S*，通过控制信号改变输出密钥的端口数N，重构输出密钥和端口数，实现RM-PUFs单元的多端口可重构功能。

RM-PUFs单元电路的工作过程可分为配置阶段、输入阶段、重构阶段和输出阶段：

1、配置阶段初始化配置RM-PUFs单元中内部寄存器，包括状态空间S、激励空间C和端口数N；

2、输入阶段在配置阶段完成后，将激励信号C输入到函数rconf()中，函数rconf()的输出作为映射函数mapin()的输入信号；映射函数mapin()的输出信号作为随机工艺偏差产生模块PUF()的激励信号；

3、重构阶段软密钥通过输入模块state()输入RM-PUFs单元中，将RM-PUFs单元内部的状态S变化到状态S*，进而达到重构RM-PUFs单元的输出响应；

4、输出阶段输出模块接收随机工艺偏差产生模块PUF()的输出信号，根据rconf()输出的端口数N，将RM-PUFs单元的N组激励/响应对（C*，R*）输出。

在RM-PUFs单元的实现方案中需要分别设计四个基本模块。其中，第一控制电路模块采用状态机实现；输入模块和输出模块分别采用由D触发器构成的输入网络和输出网络；随机工艺偏差产生模块通过异步时钟实现。在RM-PUFs单元中，寄存器堆存储软密钥，实现多端口技术；外部电路更新寄存器堆的软密钥，实现可重构技术。异步时钟包括第一时钟信号clock_s和第二时钟信号clock_f，其中clock_s为0-50MHz，由全局时钟提供；clock_f为500M-1GHz，由振荡器（VCO）提供。为了最大程度地提取工艺偏差，在TSMC65nm工艺下，我们采用全定制方法实现VCO电路，具体电路如图3所示。VCO电路的包括差分延迟电路，电平转换器，占空比电路和分频器。差分延迟电路由奇数个差分延迟单元环形连接构成，电路图如图4所示，它的f_osc的频率可表示为：

f_osc=1/(2M·T_D)(2)

其中，T_D为差分延迟单元的延迟时间，M是差分延迟单元的数量（在本设计中，M=9）。差分延迟单元的结构如图5所示。由于芯片在制造过程的工艺偏差，在相同控制电压V_ctr，不同的芯片VCO的输出频率不同。电平转换器将VCO输出频率的电压从V_ctr转换到当V_dd。电平转换器的结构如图6所示，工作原理如下：当X_i=V_ss，M₃截止，M₄导通，in_a=V_ss；当X_i=V_ctr，M₃导通，M₄截止，P₄导通，in_a=V_dd。in_a输出时钟的频率保持X_i频率相同；in_a的低电平为V_ss，高电平为V_dd。占空比电路是VCO的重要指标之一，本发明的目标是占空比为50％。占空比电路的结构如图7所示，工作原理如下：当in_a=V_dd，M₇和P₇都导通，out=V_dd。当in_a=V_ss，out将继续在高电压，直到in_b=V_dd，M₈和P₈都是导通，out=V_ss。当in_b=V_ss，out将继续在高电压，直到in_b=V_dd。由于in_a和in_b为差分信号，所以占空比为50％。

本发明的可重构多端口PUF电路单元中，输入模块2中的第一D触发器21、第二D触发器22和第三D触发器23为数据接收触发器，每个D触发器组43中的第一个D触发器为数据采样触发器，每个D触发器组43中的第二个D触发器为数据捕获触发器，输入的数据信号通过接收触发器存储在寄存器堆41中；寄存器堆41在第二时钟信号控制下采样，并将数据存储在数据采样触发器中；最后，在第一时钟信号控制下，将采样值通过数据捕获触发器串行输出。最终输出的逻辑值由输入的数据信号和异步时钟之间的频率偏差决定。由于制造过程中存在的工艺偏差，在相同结构的VCO下，不同芯片之间的频率偏差不同，进而导致输出逻辑值的不同，由此可通过改变输入的数据信号来实现输出密钥的改变。

Claims (6)

1.一种可重构多端口PUF电路单元，其特征在于包括第一控制电路模块、输入模块、输出模块和随机工艺偏差产生模块，所述的第一控制电路模块设置有使能信号输入端、激励信号输出端、控制信号输出端和输出密钥端口数输出端，所述的输入模块设置有外部信号输入端、激励信号输入端和信号输出端，所述的输出模块设置有端口数输入端、信号输入端和信号输出端，所述的随机工艺偏差产生模块设置有控制信号端、信号输入端和信号输出端，所述的第一控制电路模块的激励信号输出端与所述的输入模块的激励信号输入端连接，所述的第一控制电路模块的输出密钥端口数输出端与所述的输出模块的端口数输入端连接，所述的第一控制电路模块的控制信号输出端与所述的随机工艺偏差产生模块的控制端连接，所述的输入模块的信号输出端与所述的随机工艺偏差产生模块的信号输入端连接，所述的随机工艺偏差产生模块的信号输出端与所述的输出模块的信号输入端连接，所述的输入模块的外部信号输入端接入的信号包括数据信号、地址信号和控制电压信号；

所述的输入模块由第一D触发器、第二D触发器和第三D触发器组成，所述的第一D触发器接入数据信号，所述的第二D触发器接入地址信号、所述的第三D触发器接入控制电压信号和第一时钟信号，所述的随机工艺偏差产生模块包括寄存器堆、振荡器和N个由两个D触发器串联而成的D触发器组，所述的寄存器堆分别与所述的第一D触发器、所述的第二D触发器、所述的振荡器和N个D触发器组连接，所述的振荡器分别与所述的第三D触发器和每个D触发器组中的第一个D触发器连接，每个D触发器组中的第二个D触发器接入所述的第一时钟信号，所述的振荡器的输出信号为第二时钟信号，所述的输出模块由N个输出单元组成，每个输出单元由锁存器和FIFO输出电路串联而成，N个输出单元中的锁存器与N个D触发器组中的第二个D触发器一一对应连接，所述的第一控制电路模块分别与所述的第一D触发器、所述的第二D触发器、所述的第三D触发器和N个输出单元中的FIFO输出电路连接，所述的第一时钟信号的频率为0～50MHz，所述的第二时钟信号的频率为500M-1GHz，N≥2。

2.根据权利要求1所述的可重构多端口PUF电路单元，其特征在于所述的振荡器包括差分延迟电路、电平转换器、占空比电路和分频器，所述的差分延迟电路设置有控制电压信号输入端、第一信号输出端、第二信号输出端和接地端，所述的电平转换器设置有第一信号输入端、第二信号输入端、第一信号输出端、第二信号输出端、直流电压信号输入端和接地端，所述的占空比电路设置有第一信号输入端、第二信号输入端、直流电压信号输入端和接地端，所述的差分延迟电路的第一信号输出端与所述的电平转换器的第一信号输入端连接，所述的差分延迟电路的第二信号输出端与所述的电平转换器的第二信号输入端连接，所述的电平转换器的第一信号输出端与所述的占空比电路的第一信号输入端连接，所述的电平转换器的第二信号输出端与所述的占空比电路的第二信号输入端连接，所述的占空比电路的信号输出端与所述的分频器的信号输入端连接，所述的差分延迟电路的接地端、所述的电平转换器的接地端和所述的占空比电路的接地端连接，所述的电平转换器的直流电压信号输入端和所述的占空比电路的直流电压信号输入端连接，所述的差分延迟电路的控制电压信号输入端为所述的振荡器的信号输入端，所述的分频器的信号输出端为所述的振荡器的信号输出端。

3.根据权利要求2所述的可重构多端口PUF电路单元，其特征在于所述的差分延迟电路由2n+1个差分延迟单元组成，所述的差分延迟单元设置有第一信号输入端、第二信号输入端、第一信号输出端、第二信号输出端、控制电压信号输入端和接地端，2n+1个差分延迟单元的控制电压信号输入端连接且其连接端作为所述的差分延迟电路的控制电压信号输入端，2n+1个差分延迟单元的接地端连接且其连接端作为所述的差分延迟电路的接地端，2n+1个差分延迟单元中前一位的差分延迟单元的第一信号输出端与后一位的差分延迟单元的第一信号输入端连接，2n+1个差分延迟单元中前一位的差分延迟单元的第二信号输出端与后一位的差分延迟单元的第二信号输入端连接，2n+1个差分延迟单元中的最后一位差分延迟单元的第一信号输出端与2n+1个差分延迟单元中的第一位差分延迟单元的第一信号输入端连接，2n+1个差分延迟单元中的最后一位差分延迟单元的第二信号输出端与2n+1个差分延迟单元中的第一位差分延迟单元的第二信号输入端连接，2n+1个差分延迟单元中的最后一位差分延迟单元的第一信号输出端作为所述的差分延迟电路的第一信号输出端，2n+1个差分延迟单元中的最后一位差分延迟单元的第二信号输出端作为所述的差分延迟电路的第二信号输出端，其中n≥1。

4.根据权利要求3所述的可重构多端口PUF电路单元，其特征在于所述的差分延迟单元由第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管组成，所述的第一PMOS管的漏极与所述的第二PMOS管的漏极连接且其连接端为所述的差分延迟单元的控制电压信号输入端，所述的第一PMOS管的栅极、所述的第二PMOS管的源极和所述的第二NMOS管的漏极连接且其连接端为所述的差分延迟单元的第一信号输出端，所述的第一PMOS管的源极、所述的第二PMOS管的栅极和所述的第一NMOS管的漏极连接且其连接端为所述的差分延迟单元的第二信号输出端，所述的第一NMOS管的源极和所述的第二NMOS管M2的源极连接且其连接端为所述的差分延迟单元的接地端，所述的第一NMOS管的栅极为所述的差分延迟单元的第一信号输入端，所述的第二NMOS管的栅极为所述的差分延迟单元的第二信号输入端；所述的电平转换器由第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一反相器和第二反相器组成，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第五PMOS管的漏极和所述的第六PMOS管的漏极连接且其连接端为所述的电平转换器的直流电压信号输入端，所述的第三PMOS管的栅极、所述的第四PMOS管的源极和所述的第四NMOS管的漏极连接且其连接端为所述的电平转换器的第一信号输出端，所述的第三PMOS管的源极、所述的第三NMOS管的漏极和所述的第四PMOS管的栅极连接，所述的第三NMOS管的栅极和所述的第一反相器的输入端连接且其连接端为所述的电平转换器的第一信号输入端，所述的第一反相器的输出端与所述的第四NMOS管的栅极连接，所述的第三NMOS管的源极、所述的第四NMOS管的源极、所述的第五NMOS管的源极和所述的第六NMOS管的源极连接且其连接端为所述的电平转换器的接地端，所述的第五PMOS管的栅极、所述的第六PMOS管的源极和所述的第六NMOS管的漏极连接且其连接端为所述的电平转换器的第二信号输出端，所述的第五PMOS管的源极、所述的第五NMOS管的漏极和所述的第六PMOS管的栅极连接，所述的第五NMOS管的栅极和所述的第二反相器的输入端连接且其连接端为所述的电平转换器的第二信号输入端，所述的第二反相器的输出端与所述的第六NMOS管的栅极连接；所述的占空比电路由第七PMOS管、第八PMOS管、第七NMOS管和第八NMOS管组成，所述的第七NMOS管的漏极和所述的第七PMOS管的漏极连接且其连接端为所述的占空比电路的直流电压信号输入端，所述的第七NMOS管的源极、所述的第七PMOS管的源极、所述的第八NMOS管的漏极和所述的第八PMOS管的漏极连接且其连接端为所述的占空比电路的信号输出端，所述的第八NMOS管的源极和所述的第八PMOS管的源极连接且其连接端为所述的占空比电路的接地端，所述的第七NMOS管的栅极为所述的占空比电路的第一信号输入端，所述的第八NMOS管的栅极为所述的占空比电路的第二信号输入端。

5.根据权利要求1所述的可重构多端口PUF电路单元，其特征在于所述的寄存器堆包括译码电路模块、存储单元阵列、灵敏放大器、选择器、锁存器、第二控制电路模块和FIFO输出电路，所述的译码电路模块包括一级译码电路单元和二级译码电路单元，所述的一级译码电路单元包括第一触发器、第二触发器、第三触发器、第一译码器、第二译码器和第三译码器，所述的第一触发器与所述的第一译码器连接，所述的第二触发器与所述的第二译码器连接，所述的第三触发器与所述的第三译码器连接，所述的二级译码电路单元包括三输入与门和负载驱动模块，所述的第一译码器、所述的第二译码器和所述的第三译码器与所述的三输入与门的三个输入端一一对应连接，所述的三输入与门的输出端与所述的负载驱动模块连接，所述的负载驱动模块与所述的存储单元阵列连接，所述的存储单元阵列与所述的灵敏放大器连接，所述的灵敏放大器与所述的选择器连接，所述的选择器与所述的锁存器连接，所述的锁存器与所述的FIFO输出电路连接，所述的第二控制电路模块分别与所述的存储单元阵列、所述的灵敏放大器、所述的选择器和所述的锁存器连接，所述的存储单元阵列包括至少两个存储单元。

6.根据权利要求5所述的可重构多端口PUF电路单元，其特征在于所述的第一触发器、所述的第二触发器和所述的第三触发器均为D触发器，所述的第一译码器和所述的第二译码器均为2-4译码器，所述的第三译码器为1-2译码器。