DE112016000403B4

DE112016000403B4 - Abweichungs- und Rauschunempfindlicher STT-MRAM

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Publication number: DE112016000403B4
Application number: DE112016000403.6T
Authority: DE
Inventors: John Kenneth DeBrosse
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2015-02-24
Filing date: 2016-02-17
Publication date: 2023-05-04
Anticipated expiration: 2036-02-18
Also published as: CN107251141B; DE112016000403T5; US9343131B1; GB2550778B; US20160267958A1; US9378795B1; US9613674B2; GB201713199D0; JP2018506131A; JP6704208B2; CN107251141A; GB2550778A; WO2016135585A1

Abstract

System (400) zum Erfassen eines Datenzustandes einer Datenzelle (410), wobei das System aufweist:
einen Vergleicher (480) mit einem ersten Eingang (D0) an einem Knoten A und einem zweiten Eingang (D1) an einem Knoten B;
einen ersten n-Kanal-Transistor (N0), der am Knoten A mit einem ersten p-Kanal-Transistor (P0) verbunden ist;
einen zweiten n-Kanal-Transistor (N1), der am Knoten B mit einem zweiten p-Kanal-Transistor (P1) verbunden ist; und
einen Multiplexer (420), der konfiguriert ist, eine erste Referenzelle (415A) oder die Datenzelle selektiv mit dem ersten n-Kanal-Transistor zu verbinden, und konfiguriert ist, die Datenzelle oder eine zweite Referenzzelle (415B) selektiv mit dem zweiten n-Kanal-Transistor zu verbinden;
wobei der Vergleicher den Datenzustand der Datenzelle auf Grundlage einer Eingabe einer Knoten-A-Spannung (VDO) am Knoten A und einer Knoten-B-Spannung (VD1) am Knoten B ausgibt,
wobei ein erster Schalter (S0) ein Drain des ersten p-Kanal-Transistors über einen ersten Kondensator (C0) selektiv mit einer Spannungsversorgung verbindet,
wobei ein zweiter Schalter (S1) ein Drain des zweiten p-Kanal-Transistors über einen zweiten Kondensator (C1) selektiv mit der Spannungsversorgung verbindet.

Description

HINTERGRUND
Die vorliegende Erfindung betrifft allgemein elektronische Speichertechnologien und spezifischer einen abweichungs- und rauschunempfindlichen magnetischen „Spin Torque Transfer“-Speicher mit wahlfreiem Zugriff (spin torque transfer magnetic random access memory (STT-MRAM)).
Beim STT-MRAM handelt es sich um eine attraktive aufkommende Speichertechnologie, die Nichtflüchtigkeit, hohe Leistungsfähigkeit und hohe Lebensdauer bietet. Eine übliche STT-MRAM-Speicherzelle enthält einen magnetischen Tunnelübergang (magnetic tunnel junction (MTJ)) in Serie mit einem Feldeffekttransistor (FET), der durch eine Wortleitung (word line (WL)) gattergesteuert ist. Eine Bitleitung (BL) und eine Source-Leitung (SL) verlaufen parallel zueinander und senkrecht zur WL. Die Bitleitung ist mit der MTJ verbunden, und die SL ist mit dem FET verbunden. Eine bestimmte Speicherzelle entlang der BL wird durch Einschalten ihrer WL ausgewählt. Wenn eine relativ hohe Spannung (z.B. 500 mV) von der BL zur SL über die Zelle angelegt wird, wird die MTJ der ausgewählten Zelle in einen bestimmten Zustand geschrieben, der durch die Polarität dieser Spannung (BL-HIGH im Gegensatz zu SL-HIGH) bestimmt wird.
Wenn sich die Zelle in einem Zustand einer logischen Null (0) oder einem parallelen Zustand befindet, ist ihr MTJ-Widerstand niedriger, als wenn sich die Zelle in einem Zustand einer logischen Eins (1) oder einem antiparallelen Zustand befindet. Übliche MTJ-Widerstandswerte betragen R₀ = 10 KΩ und R₁ = 20 KΩ. Eine ausgewählte Zelle wird durch Erfassen des Widerstands von der BL bis zur SL gelesen. Die „Erfassungs“- oder „Lese“-Spannung muss viel niedriger sein als die Schreibspannung, um Schreib- und Lesevorgänge klar zu unterscheiden und unbeabsichtigtes Stören der Zelle während eines Lesevorgangs zu vermeiden. Somit muss es durch die Erfassungsverfahrensweisen möglich sein, eine sehr niedrige Lesespannung (z.B. weniger als 50 mV) genau zu erfassen. Die zustandsabhängige Änderung des Widerstands wird durch den Parameter MR oder die Magnetoresistenz gekennzeichnet, die als MR = (R1-R0)/R0 definiert ist. 100 % stellt einen üblichen Nennwert für MR dar, obwohl höhere Werte berichtet worden sind.
Die Druckschrift US 2004 / 0 120 200 A1 betrifft einen stromgesteuerten Leseverstärker mit: einem Spannungskomparator mit einem ersten Eingang, einem zweiten Eingang und einem Ausgang; einer ersten Klemmvorrichtung, die zwischen den ersten Eingang des Spannungskomparators und ein erstes Eingangssignal geschaltet ist, wobei die erste Klemmvorrichtung an eine Referenzspannung angeschlossen ist; einer zweiten Klemmvorrichtung, die zwischen den zweiten Eingang des Spannungskomparators und ein zweites Eingangssignal geschaltet ist, wobei die zweite Klemmvorrichtung an die Referenzspannung angeschlossen ist; einem Stromspiegel, der zwischen den ersten Eingang und den zweiten Eingang des Spannungskomparators geschaltet ist; und dadurch gekennzeichnet, dass eine Dummy-Lastschaltung an den Stromspiegel angeschlossen ist.
Die Druckschrift US 2014 / 0 056 058 A1 betrifft Verfahren und Systeme zum Lesen einer Speicherzelle, insbesondere eines STT-MRAM. Ein System zum Lesen einer Speicherzelle weist einen Lesepfad und einen Vorladepfad auf. Der Referenzstrom wird durch den Lesepfad bereitgestellt und wird mittels eines Abtastelements in dem Lesepfad abgetastet. Danach wird ein Strom von der Speicherzelle durch das gleiche Abtastelement und den gleichen Lesepfad bereitgestellt. Der Ausgangspegel wird dann durch den Zellenstrom bestimmt, der dem abgetasteten Referenzstrom entgegenwirkt.
Die Druckschrift US 6 600 690 B1 betrifft einen Leseverstärker zum Lesen eines Zustands einer Speicherzelle, der entweder auf einen „high“-Zustand oder einen „low“-Zustand programmierbar ist, umfassend: eine erste „high“-Bezugsspeicherzelle, die auf den „high“-Zustand programmiert ist; eine erste „low“-Bezugsspeicherzelle, die auf den „low“-Zustand programmiert ist; gekennzeichnet durch einen ersten Transistor eines ersten Leitungstyps mit einer an die Speicherzelle gekoppelten ersten Stromelektrode, einer Steuerelektrode zum Empfangen einer Bias-Spannung und einer zweiten Stromelektrode zum Bereitstellen eines Ausgangssignals; einen zweiten Transistor eines zweiten Leitungstyps mit einer an die zweite Stromelektrode des ersten Transistors gekoppelten ersten Stromelektrode, einer an einen ersten Spannungsanschluss gekoppelten zweiten Stromelektrode und einer Steuerelektrode; einen dritten Transistor des ersten Leitungstyps mit einer an die erste „high“-Bezugsspeicherzelle gekoppelten ersten Stromelektrode, einer an die Steuerelektrode des ersten Transistors gekoppelten Steuerelektrode und einer zweiten Stromelektrode; einen vierten Transistor des zweiten Leitungstyps mit einer an die zweite Stromelektrode des dritten Transistors gekoppelten ersten Stromelektrode, einer an die erste Stromelektrode des vierten Transistors und an die Steuerelektrode des zweiten Transistors gekoppelte erste Stromelektrode und einer an den ersten Spannungsanschluss gekoppelten zweiten Stromelektrode; einen fünften Transistor (68) des ersten Leitungstyps mit einer an die erste „low“-Bezugsspeicherzelle gekoppelten ersten Stromelektrode, einer an die Steuerelektrode des ersten Transistors gekoppelten Steuerelektrode und einer zweiten Stromelektrode zum Bereitstellen eines Bezugsausgangssignals; und einen sechsten Transistor des ersten Leitungstyps mit einer an die zweite Stromelektrode des fünften Transistors gekoppelten ersten Stromelektrode, einer direkt an die erste Stromelektrode des sechsten Transistors und an die Steuerelektrode des vierten Transistors gekoppelten Steuerelektrode und einer an den ersten Spannungsanschluss gekoppelten zweiten Stromelektrode.
Die Druckschrift US 7 239 537 B2 betrifft einen magnetischen Direktzugriffsspeicher-(MRAM)-Strom-Erfass-Verstärker, aufweisend: eine erste Mehrzahl von Trim-Transistoren, welche parallel geschaltet sind zu einer ersten Seite einer Strom-Spiegel-Einrichtung innerhalb eines Komparators, wobei der Komparator mit mindestens einer Last-Einrichtung des Erfass-Verstärkers gekoppelt ist, und wobei die erste Seite der Strom-Spiegel-Einrichtung einer Daten-Seite des Erfass-Verstärkers zugeordnet ist; und eine zweite Mehrzahl von Trim-Transistoren, welche parallel geschaltet sind zu einer zweiten Seite der Strom-Spiegel-Einrichtung, wobei die zweite Seite einer Referenz-Seite des Erfass-Verstärkers zugeordnet ist; wobei einer oder mehrere Trim-Transistoren der ersten und/oder zweiten Mehrzahl von Trim-Transistoren individuell aktivierbar ist/sind.
KURZDARSTELLUNG
Die Erfindung betrifft Systeme und Verfahren zum Erfassen eines Datenzustandes einer Datenzelle, deren Merkmale in den entsprechenden unabhängigen Ansprüchen angegeben sind. Ausführungsformen der Erfindung sind in den abhängigen Patentansprüchen angegeben sowie.
In einem Beispiel wird ein System zum Erfassen eines Datenzustands einer Datenzelle bereitgestellt. Das System enthält einen Vergleicher mit einem ersten Eingang bei einem Knoten A und einem zweiten Eingang bei einem Knoten B, einem mit einem ersten p-Kanal-Transistor am Knoten A verbundenen ersten n-Kanal-Transistor und einen mit einem zweiten p-Kanal-Transistor am Knoten B verbundenen zweiten-p-Kanal-Transistor. Ein Multiplexer ist konfiguriert, eine erste Referenzelle oder die Datenzelle selektiv mit dem ersten n-Kanal-Transistor zu verbinden, und konfiguriert, die Datenzelle oder eine zweite Referenzzelle selektiv mit dem zweiten n-Kanal-Transistor zu verbinden. Der Vergleicher gibt den Datenzustand der Datenzelle auf Grundlage einer Eingabe einer Knoten-A-Spannung am Knoten A und einer Knoten-B-Spannung am Knoten B aus.
In einem weiteren Beispiel wird ein Verfahren zum Erfassen eines Datenzustands einer Datenzelle bereitgestellt. Ein Vergleicher mit einem ersten Eingang bei einem Knoten A und einem zweiten Eingang bei einem Knoten B wird bereitgestellt. Eine Ausgabe des Vergleichers beruht auf dem Knoten A und dem Knoten B. Ein erster n-Kanal-Transistor ist am Knoten A mit einem ersten p-Kanal-Transistor verbunden. Ein zweiter n-Kanal-Transistor ist am Knoten B mit einem zweiten p-Kanal-Transistor verbunden. Ein Multiplexer ist konfiguriert, eine erste Referenzelle oder die Datenzelle selektiv mit dem ersten n-Kanal-Transistor zu verbinden, und konfiguriert, die Datenzelle oder eine zweite Referenzzelle selektiv mit dem zweiten n-Kanal-Transistor zu verbinden. Der Vergleicher gibt den Datenzustand der Datenzelle auf Grundlage einer Eingabe einer Knoten-A-Spannung am Knoten A und einer Knoten-B-Spannung am Knoten B aus.
In einem weiteren Beispiel wird ein Verfahren zum Erfassen eines Datenzustands einer Datenzelle bereitgestellt. Eine Knoten-A-Spannung wird an einem Knoten A bereitgestellt, sodass die Knoten-A-Spannung auf einem ersten Referenzzellenstrom minus einem Datenzellenstrom beruht. Eine Knoten-B-Spannung wird auf einem Knoten B bereitgestellt, sodass die Knoten-B-Spannung auf dem Datenzellenstrom minus einem zweiten Referenzzellenstrom beruht. Ein Vergleicher besitzt einen ersten Eingang bei dem Knoten A und einen zweiten Eingang bei dem Knoten B. Am Knoten A ist ein erster n-Kanal-Transistor mit einem ersten p-Kanal-Transistor verbunden. Am Knoten B ist ein zweiter n-Kanal-Transistor mit einem zweiten p-Kanal-Transistor verbunden. Ein Multiplexer ist konfiguriert, eine erste Referenzelle oder die Datenzelle selektiv mit dem ersten n-Kanal-Transistor zu verbinden, und konfiguriert, die Datenzelle oder eine zweite Referenzzelle selektiv mit dem zweiten n-Kanal-Transistor zu verbinden. Der Vergleicher gibt den Datenzustand der Datenzelle auf Grundlage einer Differenzspannung zwischen der Knoten-A-Spannung und der Knoten-B-Spannung aus.
Weitere Merkmale und Vorteile werden durch die hierein beschriebenen Techniken verwirklicht. Weitere Ausführungsformen und Aspekte werden hierin im Detail beschrieben. Für ein besseres Verständnis sind die Beschreibung und die Zeichnungen heranzuziehen.
Figurenliste
Der Gegenstand, der als die vorliegende Erfindung betrachtet wird, wird besonders in den Ansprüchen am Ende der Patentschrift dargelegt und klar beansprucht. Die vorhergehenden und weitere Merkmale und Vorteile werden anhand der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Zeichnungen ersichtlich, in denen:

1 ein Schema einer MRAM-Leseverstärkertechnik veranschaulicht;
2 ein Schema einer MRAM-Leseverstärkertechnik veranschaulicht;
3 ein Schema einer Leseverstärkertechnik veranschaulicht;
4A eine Leseverstärkerschaltung für eine abweichungs- und rauschunempfindliche SST-MRAM-Erfassungstechnik (Phase 1) gemäß einer Ausführungsform der Erfindung veranschaulicht;
4B die Leseverstärkerschaltung für die abweichungs- und rauschunempfindliche SST-MRAM-Erfassungstechnik (Phase 2) gemäß einer Ausführungsform der Erfindung veranschaulicht;
5 einen Vergleicher der Halteart veranschaulicht, der bei der Leseverstärkerschaltung in 4A und 4B verwendet werden kann;
6 ein Beispielzeitdiagramm für die Leseverstärkerschaltung in 4A und 4B gemäß einer Ausführungsform der Erfindung veranschaulicht;
7 ein Verfahren zum Erfassen eines Datenzustands der Datenspeicherzelle in der Leseverstärkerschaltung gemäß einer Ausführungsform der Erfindung ist;
8 ein Diagramm von Simulationsergebnissen aus einer Schaltungssimulation der Schaltung in 4A und 4B verglichen mit anderen Systemen gemäß einer Ausführungsform der Erfindung veranschaulicht;
9 ein Beispiel eines Computers mit Fähigkeiten veranschaulicht, die in Ausführungsformen der Erfindung enthalten und verwendet sein können.

In den begleitenden Figuren und der folgenden detaillierten Beschreibung der offenbarten Ausführungsformen werden die verschiedenen in den Figuren veranschaulichten Elemente mit drei- oder vierstelligen Bezugsziffern bereitgestellt. Die eine oder mehreren Stellen ganz links in jeder Bezugsziffer entsprechen der Figur, in der das Element zuerst veranschaulicht ist.
DETAILLIERTE BESCHREIBUNG
Nun werden verschiedene Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die zugehörigen Zeichnungen beschrieben. Alternative Ausführungsformen sind vorstellbar, ohne vom Umfang dieser Offenbarung abzuweichen. Es wird festgehalten, dass vielfältige Verbindungen zwischen Elementen in der folgenden Beschreibung und in den Zeichnungen dargelegt werden. Sofern nicht anderweitig angegeben, können diese Verbindungen direkt oder indirekt sein, und die vorliegende Erfindung soll in dieser Hinsicht nicht einschränkend sein. Dementsprechend kann sich ein Verbinden von Entitäten entweder auf eine direkte oder eine indirekte Verbindung beziehen.
Die Gestaltung eines Leseverstärkers (sense amplifier (SA)) für einen STT-MRAM in aufwändigen Knotentechnologien kann aus einer Vielfalt von Gründen sehr herausfordernd sein:

1. Das erfasste Widerstandsverhältnis zwischen Zellen im Zustand 1 und 0 ist aufgrund des Serienwiderstands des Feldeffekttransistors (FET), der BL, SL und eines Spaltendecoders (column decoder (CD)) des Array geringer, als es die MR vermuten lässt.
2. Eine lokale Schwankung des Widerstands des magnetischen Tunnelübergangs (MTJ) verschlechtert den Leseabstand.
3. Eine lokale Schwankung der elektrischen Parameter von FETs, als FET-Abweichung (FET mismatch) bekannt, führt zu zufälligen Offsets innerhalb des SA, was den Leseabstand weiter verschlechtert.
4. FET-Abweichung führt auch zu einer Schwankung der gesteuerten Lesespannung, was das verfügbare Signal verringert oder die Wahrscheinlichkeit von Lesestörungen erhöht.
5. Transientenrauschen auf der Zuleitung oder irgendwelche Referenzen in den SA verschlechtern den Leseabstand weiter.
6. Da die STT-MRAM-Zelle exakt zwei Zustände besitz, ist es notwendig, zwei Referenzzellen (eine für jeden Zustand) zu mitteln, um eine Mittelpunktreferenz zu erzeugen.
7. Mit Skalieren von Siliciumtechnologie werden herkömmliche Analogschaltungstechniken aufgrund eines Fehlens von Energieversorgungsreserven und Einschränkungen bei der Verwendung von Langkanal-Einheiten unpraktisch.
8. Mit Skalieren der Siliciumtechnologie erhöht sich allgemein die Empfindlichkeit gegen FET-Abweichung.
9. Für viele Anwendungen sind die Leseverstärkerleistung und die Fläche stark beschränkt.

1 veranschaulicht eine Schaltung 100 für eine MRAM-Leseverstärkertechnik nach dem Stand der Technik, bei welcher der Datenzellenstrom mit dem Mittel von zwei Referenzzellenströmen, einem von jedem Zustand, verglichen wird. In 1 und nachfolgenden Figuren wird ein BL-seitiges Erfassen angenommen, und die FET- und BL-seitige Schaltlogik des Array wird der Kürze und Klarheit wegen weggelassen. Eine NFET- (Negativkanal-FET-) Source-Folger-Schaltung klemmt die drei Bitleitungen (oder SLs abhängig von der bevorzugten Lesepolarität) auf die Ziellesespannung. Die Differenz zwischen dem Datenzellenstrom und dem Mittel der zwei Referenzzellenströme wird durch eine PFET (Positivkanal-FET)-Stromspiegel-Lastschaltung in eine Spannungsdifferenz umgewandelt, die wiederum durch einen Vergleicher erfasst wird, um die digitale SA-Ausgabe zu erzeugen. 1 beschreibt eine Version mit 3 Zweigen (1 Daten + 2 Referenzen). Zusätzlich kann es einen der Struktur hinzugefügten zweiten Datenzweig geben, was eine Version mit 4 Zweigen (2 Daten + 2 Referenzen) erzeugt, was die Symmetrie der Schaltung 100 etwas verbessern kann.
Da die PFET-Spiegellast-Gate-Kapazität nur auf der Referenzseite erscheint, ist die Schaltung zwischen der Daten- und der Referenzseite nicht vollkommen symmetrisch. Nichtsdestoweniger besitzt die Schaltung eine gute Symmetrie, was wiederum eine gute Immunität gegen Transientenrauschen bereitstellt, zum Beispiel auf dem Versorgungsknoten oder auf dem NFET-Klemm-Gate-Knoten (BCLAMP). Der Hauptnachteil dieser Technik ist ihre Empfindlichkeit gegen FET-Abweichung in der PFET-Stromspiegel-Lastschaltung, der NFET-BL-Klemme und dem Vergleicher, in Reihenfolge abnehmender Empfindlichkeit.
Bei einer FET-Abweichung handelt es sich um allgemein bekanntes und unvermeidbares Phänomen, das die Leistungsfähigkeit analoger Schaltungen beeinflusst. Trotz der Verwendung von Layout-Techniken, um die Abweichung zu minimieren, besitzen zwei beliebige, scheinbar identische FETs aufgrund lokaler Schwankungen bei den Abmessungen der Einheiten, der Dicke des Gate-Oxids, der Kanaldotierung und anderer physikalischer Parameter leicht unterschiedliche Werte bei der Schwellenwertspannung und der Transkonduktanz. Diese Abweichungen führen zu finiten zufälligen Offsets in Schaltungen, die andernfalls einen Offset von null besitzen würden. Des Weiteren sinkt mit dem Skalieren der FET-Einheiten-Technologie allgemein die FET-Übersteuerungsspannung (overdrive voltage) (Vgs - Vt) ab, was die Empfindlichkeit für FET-Abweichung erhöht. Vgs = Vg -Vs.
Im Falle eines MRAM-Leseverstärkers (SA) führt FET-Abweichung zu einer Verschlechterung des Leseabstandes. Der Schwellenwert des Datenzellenwiderstandes (der MTJ-Widerstand der Datenzelle, bei dem der SA von einer Ausgabe von 0 zu einer Ausgabe von 1 schaltet) wird von ihrem Idealwert verschoben. Es ist zu beachten, dass es eine Technik zum Heraustrimmen der Wirkungen von FET-Abweichung in einem MRAM-SA gibt (obwohl in 1 nicht erläutert). Im Wesentlichen erlaubt es Trimmen, den Schwellenwert des Datenzellenwiderstandes SA-weise nahezu auf den Idealwert zurück zu verschieben. Trimmen erfordert jedoch eine erhebliche Testzeit und Schaltungsfläche. Ferner korrigiert Trimmen keine FET-Parameterverschiebungen, die nach dem anfänglichen Test und Trimmen des Teils auftreten. Darüber hinaus kann Trimmen keine Transientenrauscheffekte korrigieren, die in Hinsicht auf die Zeit von zufälliger Natur sind.
2 ist eine Schaltung 200, bei der versucht wird, dieses Problem zu beheben, indem eine 2. Phase, eine „Abtast- und Halte“-Technik, eingeführt wird, wie veranschaulicht. Während der ersten Phase (Phase 1) wird die Referenz-BL durch einen NFET-Source-Folger ähnlich dem herkömmlichen Verfahren auf die Ziellesespannung geklemmt. Die PFET-Last (P0) ist als eine Diode (Vg = Vd) konfiguriert, und die dem Referenzzellenstrom entsprechende Gate-Spannung wird in dem Kondensator gespeichert. Während der zweiten Phase (Phase 2) wird die Daten-BL auf die Ziellesespannung geklemmt, und die PFET-Last ist als eine Stromquelle konfiguriert (Vg = Vphase1). Die Änderung des Stroms zwischen den zwei Phasen treibt den Drain-Knoten D0 auf HIGH oder LOW relativ zum Gate-Knoten G0. Diese Spannungsdifferenz wird dem Vergleicher (Comp) zugeführt, was die digitale SA-Ausgabe erzeugt.
Diese Technik besitzt das Merkmal, nahezu vollständig unempfindlich gegen FET-Abweichung zu sein, da es vor dem Vergleicher keine aufeinander abgestimmten (matched) Einheitenpaare im Signalpfad gibt und das Signal bis zu diesem Punkt erheblich verstärkt worden ist. Die Technik ist jedoch sehr empfindlich gegen Transientenrauschen auf dem Versorgungsknoten oder dem NFET-BL-Klemm-Gate-Knoten (BLCLAMP). Als Gestaltung mit 1 Zweig ist sie unempfindlich gegen FET-Abweichung, besitzt jedoch keine Daten/Referenz-Symmetrie, was sie sehr empfindlich gegen Transientenrauschen macht. Was vielleicht noch wichtiger ist: Bei dieser Gestaltung ist das Mitteln von zwei Referenzzellen (eine von jedem Zustand) nicht ohne Weiteres möglich. Unter Verwendung der Schaltung 200 von 2 wird dieses Problem durch Zusammenkurzschließen von 32 benachbarten SA-Eingangsknoten (16 von jedem Zustand) während der ersten Phase, der Referenzphase, gelöst. Unglücklicherweise setzt diese Gestaltungswahl den SA FET-aus, da die in dem Kondensator C0 gespeicherte Spannung am Ende der Referenzphase von den FET-Parametern der 32 kurzgeschlossenen SAs abhängt, wohingegen die Datenphase nur einen einzigen SA einbezieht. Dies wirkt dem vorteilhaften Merkmal dieser Technik entgegen: ihrer Unempfindlichkeit gegen FET-Abweichung.
3 ist eine Schaltung 300, in der versucht wird, diese Probleme mit einer 2-phasigen, „kapazitiv gekoppelten“ Abtast- und Halte-Spannungserfassungstechnik zu lösen, die von Hause aus unempfindlich gegen FET-Abweichung ist. Die in diesen SA eingegebene Spannung wird unter Verwendung einer Widerstandsteilerkonfiguration der Datenzelle und der Referenzzelle A während Phase 1 und Referenzzelle B und der Datenzelle während Phase 2 erzeugt. Dieser Ansatz erlaubt das Mitteln von zwei Referenzzellen (eine von jedem Zustand). Ähnlich 2 macht ihn jedoch das Fehlen einer Daten/Referenz-Symmetrie in 3 empfindlich für Transientenrauschen auf dem Versorgungs- und Lesespannungsknoten. Insbesondere ist eine Spannungsquelle mit einer sehr niedrigen Impedanz erforderlich, um den Lesespannungsknoten zu betreiben, um datenmusterabhängiges Transientenrauschen daran zu hindern, das System zu beeinflussen.
Eine Ausführungsform beschreibt eine verbesserte STT-MRAM-Erfassungstechnik, die (weitgehend) unempfindlich gegen FET-Abweichung ist, unempfindlich gegen Transientenrauschen ist und das Mitteln von zwei Referenzzellen (eine von jedem Zustand) erlaubt. Die Techniken und Schaltungen nach dem Stand der Technik erfüllen nicht alle drei dieser Anforderungen.
4A und 4B veranschaulichen eine Leseverstärker (SA)-Schaltung 400 für eine abweichungs- und rauschunempfindliche STT-MRAM-Erfassungstechnik gemäß einer Ausführungsform. 4A zeigt eine Phase-1-Konfiguration der Schaltung 400, und 4B zeigt eine Phase-2-Konfiguration.
Die SA-MRAM-Schaltung 400 ist (vollständig) symmetrisch, wobei beide Hälften (Zweig 0 und Zweig 1) aus einer NFET- (NFETs N0 und N1) Source-Folger-BL-Klemme in Serie mit einer PFET-Lasteinheit (PFETs P0 und P1) bestehen, deren Gate durch einen Kondensator stark mit dem Versorgungsspannungsknoten 405 gekoppelt ist und mittels einer Schaltereinheit oder Schaltereinheiten mit ihrem Drain verbunden werden kann. Zum Beispiel stellt Zweig 0 eine Hälfte und Zweig 1 die andere Hälfte dar.
Der Zweig 0 enthält einen PFET P0, einen Kondensator C0, einen Schalter S0 und einen NFET N0. Die Source des PFET P0 ist mit dem Versorgungsspannungsknoten 405 und sein Drain (an einem Knoten D0) mit sowohl dem Schalter S0 als auch der Source des NFET N0 verbunden. Das Gate des PFET P0 ist (an einem Knoten G0) mit einem Ende des Schalters S0 und des Kondensators C0 verbunden. Das andere Ende des Kondensators C0 ist mit dem Versorgungsspannungsknoten 405 verbunden. Das Gate des NFET N0 ist mit dem BLCLAMP-Knoten verbunden, und das Drain des NFET N0 ist mit einem Eingang IN0 eines Multiplexers (Mux) 420 verbunden.
Der Zweig 1 enthält einen PFET P1, einen Kondensator C1, einen Schalter S1 und einen NFET N1. Die Source des PFET P1 ist mit dem Versorgungsspannungsknoten 405 und sein Drain (an einem Knoten D1) mit sowohl dem Schalter S1 als auch der Source des NFET N1 verbunden. Das Gate des PFET P1 ist (an einem Knoten G1) mit einem Ende des Schalters S1 und des Kondensators C1 verbunden. Das andere Ende des Kondensators C1 ist mit dem Versorgungsspannungsknoten 405 verbunden. Das Gate des NFET N1 ist mit dem BLCLAMP-Knoten verbunden, und das Drain des NFET N1 ist mit einem Eingang IN1 des Multiplexers (Mux) 420 verbunden.
Sowohl der Zweig 0 als auch der Zweig 1 führen in den Multiplexer 420. Der IN0 in Zweig 0 stellt einen bestimmten SA-Eingang dar, und der IN1 in Zweig 1 stellt einen bestimmten SA-Eingang dar. Die zwei Zweige 0 und 1 sind symmetrisch, was bedeutet, dass exakt die gleichen Elemente und Verbindungen in jedem Zweig auftreten. Symmetrie in der Schaltungsstruktur des Daten- und Referenzzweigs stellt eine Schaltungstechnik dar, die dem Fachmann geläufig ist, eine Immunität gegen Transientenrauschen bereitstellt und allgemein als Gleichtakt-Rauschunterdrückung bekannt ist. Im Gegensatz dazu fehlt es den Techniken von 2 und 3 an physischer Schaltungssymmetrie zwischen Daten und Referenz, was zu einer hohen Empfindlichkeit gegen Transientenrauschen für diese Techniken führt.
Die SA-Schaltung 400 enthält eine STT-MRAM-Datenzelle 410 (Speicherzelle) (Rdata), eine Referenzzelle A 415A (RrefA) und eine Referenzzelle B 415B (RrefB). Jeder der zwei SA-Eingänge (IN0 in Zweig 0 und IN1 in Zweig 1) kann selektiv mit der Datenzelle 410 oder mit einer der Referenzzellen (IN0 mit der Referenzzelle A 415A, IN1 mit der Referenzzelle B 415B) verbunden werden. Dieser Multiplexing-Vorgang durch den Multiplexer (Mux) 420 bezieht üblicherweise die Spaltendecoder (CD) 430A, 430B, 430C mit ein, obwohl andere Architekturen möglich sind. Der Spaltendecoder legt fest, welche Bitleitung (d.h. Spalte) ausgewählt werden soll.
Zusätzlich werden die Drain-Knoten D0 und D1 zwei Halb-SAs (d.h. Zweig 0 und Zweig 1) einem Vergleicher 480 zugeführt, der die digitale Ausgabe des Leseverstärkers (SA) erzeugt. Die digitale SA-Ausgabe gibt diesen Datenzustand (HIGH oder LOW) der MRAM-Datenzelle 410 an. Viele Gestaltungen von Vergleichern sind vorhanden und könnten verwendet werden. Der in 5 gezeigte allgemein bekannte Vergleicher der Halteart stellt als ein Beispiel einen guten Kandidaten für diese Anwendung dar und behält die perfekte Symmetrie der Gestaltung bei.
Während der ersten Phase (Phase 1) ist die Datenzelle 410 mit einem der zwei SA-Eingänge (in diesem Fall IN1) verbunden, und eine der zwei Referenzzellen A oder B ist mit dem anderen verbunden (z.B. ist die Ref.-zelle 415A mit dem Eingang IN0 verbunden). Der Schaltung 400 wird erlaubt, sich zu stabilisieren, und dann werden die zwei Schalter S0 und S1 geöffnet.
Während der zweiten Phase (Phase 2) ist die Datenzelle 410 mit dem anderen SA-Eingang (in diesem Fall IN0) verbunden, und die andere Referenzzelle B ist mit dem ursprünglichen SA-Eingang verbunden (z.B. ist die Ref.-zelle 415B in diesem Fall mit dem Eingang IN1 verbunden). Der Schaltung 400 erneut erlaubt, sich zu stabilisieren, und dann wird der Ausgang über den Vergleicher 480 gehalten, was den Lesevorgang abschließt.
Diese Gestaltung in 4 besitzt eine gute Empfindlichkeit gegen FET-Abweichung. Zusätzlich kann es noch möglich sein, die SA-Schaltung 400 zu trimmen, insbesondere bei sehr aufwändigen Knoten. Dies kann durch Hinzufügen von kleinen Einheiten parallel zu den PFET-Lasteinheiten (z.B. parallel zu den PFETs P0 und P1) oder durch andere Verfahren erreicht werden.
Unter Hinwendung zu den Details der Schaltung 400 in 4 zeigt die Symmetrie jedes Zweigs 0 und 1, dass die Spannungsversorgung 405 mit der Source der beiden PFETs P0 und P1 und den Kondensatoren C0 und C1 verbunden ist. Am Knoten G0 ist das Gate des PFET P0 mit dem anderen Ende des Kondensators C0 und mit dem Schalter S0 verbunden. Am Knoten G1 ist das Gate des PFET P1 mit dem anderen Ende des Kondensators C1 und mit dem Schalter S1 verbunden.
Am Knoten D0 ist das Drain des PFET P0 mit der Source des NFET N0 und dem anderen Ende des Schalters S0 verbunden. Gleichermaßen ist am Knoten D1 das Drain des PFET P1 mit der Source des NFET N1 und dem anderen Ende des Schalters S1 verbunden. Zusätzlich ist der Knoten D0 mit einem bestimmten Eingang des Vergleichers 480 verbunden, während der Knoten D1 mit dem anderen Eingang des Vergleichers 480 verbunden ist. Die Spannungen am Knoten D0 und D1 werden in den Vergleicher 480 eingegeben, und die Ausgabe des Vergleichers 480 stellt die Antwort darauf dar, ob die STT-MRAM-Datenzelle 410 eine logische 0 oder logische 1 darstellt.
In der Schaltung 400 ist das Gate des NFET N0 über BLCLAMP mit dem Gate des NFET N1 verbunden. Die NFETs N0 und N1 sind als Source-Folger vorgespannt. BLCLAMP wird (durch eine nicht gezeigte Spannungsquelle) so erzeugt, dass die Source-Knoten von N0 und N1 auf die Zielspannung VREAD gebracht werden, fast vollständig unabhängig von ihrer Impedanz gegen die Masse. Das Drain des NFET N0 ist mit dem Eingang IN0 des Multiplexers (mux) 420 verbunden, und das Drain des NFET N1 ist mit dem Eingang IN1 des Multiplexers 420 verbunden. Drei Ausgänge des Mux 420 sind einzeln mit drei unterschiedlichen Spaltendecodern (CD) 430A, 430B, 430C verbunden
Über eine Bitleitungsreferenz A (BLrefA) stellt ein bestimmter Ausgang des Spaltendecoders 430A eine Verbindung mit der Referenz-A-Speicherzelle 415A her, die als Widerstand/Widerstandswert RrefA dargestellt ist. Über die Bitleitungs-Datenzelle (BLdata) stellt ein bestimmter Ausgang des Spaltendecoders 430B eine Verbindung mit der STT-MRAM-Datenzelle 410 her, die als Widerstand/Widerstandswert Rdata dargestellt ist. Über eine Bitleitungsreferenz B (BLrefB) ist ein bestimmter Ausgang des Spaltendecoders 430C mit der Referenz-B-Speicherzelle 415B verbunden, die als Widerstand/Widerstandswert RrefB dargestellt ist.
Die Source eines Transistors TRrefA ist mit dem anderen Ende der Referenz-A-Speicherzelle 415A verbunden, und die Source des Transistors TRdata ist mit dem anderen Ende der STT-MRAM-Datenzelle 410 verbunden. Zudem ist die Source eines Transistors TRrefB mit dem anderen Ende der Referenz-B-Speicherzelle 415B verbunden. Die Gates der Transistoren TRrefA, TRdata und TRrefB sind jeweils mit derselben Wortleitung (WL) verbunden. Die Drains der Transistoren TRrefA, TRdata und TRrefB sind mit der Masse verbunden.
Gemäß einer Ausführungsform veranschaulicht 6 ein Beispielzeitdiagramm 600 für die Technik der Leseverstärkerschaltung 400, obwohl andere Variationen möglich sind. Das Zeitdiagramm 600 zeigt den Anstieg und Abfall der Spannungs/StromWerte für jedes Element.
Der Erfassungs- oder Lesezyklus beginnt zu einem Zeitpunkt t0 durch Aktivieren der Wortleitung (WL) und der Spaltendecoder (CD) 430 A bis C derart, dass Pfade mit niedriger Impedanz von dem SA-Mux 420 zu den ausgewählten Daten- und Referenzzellen (415A, 410, 415B) und weiter zur Schaltungsmasse hergestellt werden. Der SA-Mux 420 ist jedoch noch nicht aktiviert. Weder in Zweig 0 noch in Zweig 1 der SA-Schaltung 400 fließt ein Strom, und daher befinden sich die Knoten D0 und D1 auf einer unbestimmten Spannung unterhalb der Spannung der Spannungsversorgung 405.
Als Nächstes wird zu einem Zeitpunkt t1 das Phase-1-Signal gesetzt, was den SA-Mux 420 aktiviert, wie in dem in 4A gezeigten Phase-1-Abschnitt veranschaulicht. Das heißt, die Referenz-A-Zelle 415A ist über den Mux-Eingang IN0 mit dem NFET N0 verbunden, und die Datenzelle 410 ist über den Mux-Eingang IN1 mit dem NFET N1 verbunden. Elektrischer Strom beginnt in beiden Zweigen 0 und 1 der SA-Schaltung 400 zu fließen, und die Referenz-A-Bitleitung (BLrefA) und die Datenbitleitung (BLdata) werden durch die NFET-Source-Folger N0 und N1 beide auf die Ziellesespannung (z.B. 50 mV in einembestimmten Fall) gezogen. Soweit waren die Schaltereinheiten (S0, S1) geschlossen, sodass die Knoten D0 und G0 kurzgeschlossen werden und sodass die Knoten D1 und G1 kurzgeschlossen werden. Die PFETs P0 und P1 sind wie Dioden angeschlossen (Gate mit Drain verbunden), und die Knoten G0 und D0 sowie die Knoten G1 und D1 streben Spannungspegel an, die den Zellenströmen (IrefA bzw. Idata) entsprechen, die durch die PFETs P0 und P1 fließen. Die Spannung an dem Knoten G0/D0 (Gate mit Drain verbunden) unterscheidet sich unter Umständen um nur wenige mV vom Knoten G1/D1 (Gate mit Drain verbunden) zu diesem Zeitpunkt, was der Grund dafür ist, dass sie in 6 als eine einzige Linie erscheinen.
In Phase 1 werden die Spannungen in C0 und C1 gespeichert, die Informationen über die Datenzellen- und Referenz-A-Zellen-Impedanzen enthalten sowie über die Einheitenabweichungen, die diesem bestimmten SA zugehörig sind.
Nachdem sich die Schaltung 400 stabilisiert hat, wird zu einem Zeitpunkt t2 das Schalteröffnungssignal (OPENSW) gesetzt, das die Schaltereinheiten S0 und S1 öffnet. An diesem Punkt werden die PFETs P0 und P1 zu Stromquellen, die jeweils den Strom treiben, der durch sie floss, als die Schalter S0 und S1 geöffnet wurden. Bei dem Strom handelt es sich um den Referenzzellen-A-Strom (IrefA) für PFET P0 und den Datenzellenstrom (Idata) für PFET P1.
Als Nächstes wird zu einem Zeitpunkt t3 das Phase-1-Signal aufgehoben, und das Phase-2-Signal wird gesetzt. Das Setzen von Phase 2 konfiguriert den SA-Mux 420 um, wie im Abschnitt für Phase 2 von 4 gezeigt. In Phase 2 ist die Datenzelle 410 über den Mux-Eingang IN0 mit dem NFET N0 verbunden, und die Referenzzelle B 415B ist über den Mux-Eingang IN1 mit dem NFET N1 verbunden. Der Referenz-A-Bitleitung (für die RrefA-Speicherzelle 415A)wird es erlaubt, sich zurück auf Masse zu entladen, während die Datenzellen-Bitleitung BLdata (Daten(speicher)zelle 410) und die Referenz-B-Bitleitung BLrefB (Speicherzelle 415B) durch die NFET-Source-Folger N0 und N1 auf die Ziellesespannung (z.B. 50 mV in einem bestimmten Fall) gezogen werden. Während der Phase 2 treibt der NFET N0 den Datenzellenstrom (Idata), während der NFET N1 den Referenzzellen-B-Strom (IrefB) treibt.
Die Differenz der Ströme im Knoten D0 zwischen PFET P0 (IrefA) und NFET N0 (Idata) treibt die Spannung am Knoten D0 nach oben oder unten; diese Spannung am Knoten D0 (VDO) kann als (ron||rop)*(IrefA - Idata) genähert werden. Im Fall von PFET P0 und NFET N0, VD0 = (ron||rop)*(IrefA - Idata) ist ron die Kleinsignal-Ausgangsimpedanz von NFET N0, rop ist die Kleinsignal-Ausgangsimpedanz von PFET P0, und ron||rop ist die Parallelberechnung von (1/ron) + (1/rop.
Die Differenz der Ströme im Knoten D1 zwischen PFET P1 (Idata) und NFET N1 (IrefB) treibt die Spannung am Knoten D1 nach oben oder unten; diese Spannung am Knoten D1 kann gleichermaßen als (ron||rop)*(ldata - IrefB) genähert werden. Im Fall von PFET P1 und NFET N1, VD1 = (ron||rop)*(lrefA-ldata) ist ron die Kleinsignal-Ausgangsimpedanz von NFET N1, rop ist die Kleinsignal-Ausgangsimpedanz von PFET P10, und ron||rop ist die Parallelberechnung von (1/ron) + (1/rop).
Es wird festgehalten, dass ron die Kleinsignal-Ausgangsimpedanz von NFET N0 oder N1 ist, entsprechend der Spannung D0 oder D1, die berechnet wird. Zudem wird festgehalten, dass rop die Kleinsignal-Ausgangsimpedanz von PFET P0 oder P1, entsprechend der Spannung D0 oder D1, die berechnet wird.
Die (Differenz)spannung (Vcomp) an den zwei Eingängen des Vergleichers 480 kann wie folgt genähert werden: $Vcomp = VD 1 - VD 0 = (ron ‖ rop) * [(Idata - IrefB) - (IrefA - Idata)]$
$Vcomp = (ron ‖ rop) * [(2 * Idata - IrefB - IrefA)]$
$Vcomp = 2 * (ron ‖ rop) * [Idata - (IrefB + IrefA) / 2] .$
Somit entspricht die Spannung am Eingang des Vergleichers 480 der Differenz zwischen dem Datenzellenstrom (Idata) und dem Mittel der zwei Referenzen (Mittel von IrefA und IrefB), wie gewünscht. Obwohl eine Analyse des Systems nach dem Stand der Technik einen ähnlichen Ausdruck zu ergeben scheint, gelingt es dem System nach dem Stand der Technik nicht, den Faktor von 2 am Anfang der Gleichung für Vcomp bereitzustellen, wie durch die SA-Schaltung 400 dargeboten. Dieses Verdoppeln (Faktor 2) des Rohsignals (für Vcomp) stellt eine der vielen Stärken dieser Technik in der SA-Schaltung 400 dar. Die Datenzelle 410 wird in Ausführungsformen während beider Phasen (Phase 1 und Phase 2) erfasst, im Gegensatz zu nur während einer einzigen Phase in 1 und 2, was zum Faktor von 2 führt.
Nachdem sich die SA-Schaltung 400 stabilisiert hat, wird von einem Zeitpunkt t4 bis t5 der Takt-Impuls an den Vergleicher 480 angelegt (einen Vergleicher des in 5 veranschaulichten Typs annehmend). Einer der beiden Vergleicherausgänge (OUT+, OUT-) wird für die Dauer des Takt-Impulses auf Masse abfallen, was die digitale Ausgabe des SA bildet. OUT+ oder OUT- fallen abhängig von den relativen Spannungen der Knoten D0 und D1 auf Masse. Dies wiederum bestimmt den erfassten Zustand. Diese Signale könnten verwendet werden, um ein Setzen-Rücksetzen(set reset (SR))-Flipflop zu betreiben, das dazu dienen würde, die jüngsten erfassten Daten zu speichern.
Nun da die Daten (der STT-MRAM-Datenzelle 410) erfasst wurden, muss die SA-Schaltung 400 auf den Ruhezustand zurückgesetzt werden, ohne die Datenzelle 410 zu stören. Zu einem Zeitpunkt t6 wird das Phase-2-Signal aufgehoben, was den SA-Mux 420 deaktiviert und es den Bitleitungen (BLrefA, BLdata, BLrefB) erlaubt, sich auf Masse zu entladen.
Zu einem Zeitpunkt t7 werden das WL-, CD- und OPENSW-Signal auf ihre Ruhezustände zurückgesetzt, was den Zyklus abschließt.
Im Falle, dass sich die Datenzelle 410 im Zustand 1 oder Zustand hohen Widerstandes befindet, wird Idata (Strom) normalerweise kleiner als oder gleich IrefA und Iref B in 4B sein, was dazu führt, dass die Spannung am Knoten D1 niedriger als am Knoten D0 sein wird. Diese Spannungsdifferenz wird durch den Vergleicher 480 erfasst, um den Zustand des Ausgangs (z.B. eine logische 1) zu ermitteln.
8 veranschaulicht ein Diagramm 800 von Simulationsergebnissen aus einer Schaltungssimulation der SA-Schaltung 400 gemäß einer Ausführungsform. Im Diagramm 800 werden Simulationsergebnisse aus der SA-Schaltung 400 gemäß einer Ausführungsform mit Systemen nach dem Stand der Technik verglichen.
Die überlegene Leistungsfähigkeit der offenbarten Technik wird durch die Schaltungssimulation unter Verwendung eines repräsentativen Satzes von Annahmen gezeigt. Zu den Annahmen gehören ein 90-nm-Technologieknoten, R0 von 2 Kiloohm (kΩ) und R1 von 4 kΩ ein, obwohl ähnliche Ergebnisse für andere relevante Sätze von Annahmen erwartet werden. In dieser Simulation wird angenommen, dass R0 der niedrige Widerstand des MTJ (z.B. RrefA (Datenzelle 410)) und R1 der hohe Widerstand ist.
Für jede Erfassungstechnik wird die Empfindlichkeit des Schwellenwerts des Datenzellenwiderstandes gegenüber verschiedenen Rausch- und Abweichungsbedingungen ermittelt. Bei dem Schwellenwert des Datenzellenwiderstandes handelt es sich um den Datenzellen-MTJ-Widerstand (z.B. Datenzelle 410), bei dem der SA von einer Ausgabe einer logischen 0 zu einer Ausgabe einer logischen 1 schaltet. Dieser Wert liegt grob in der Mitte zwischen dem Nennwerten von R0 und R1. Der optimale Wert hängt von den Verteilungen von R0 und R1 ab. Zusätzlich zum Beseitigen des Effekts der FET-Abweichung erlaubt es Trimmen, dass der Schwellenwert des Datenzellenwiderstandes aufgrund der Verteilungen von R0 und R1 auf einen optimalen Wert gesetzt wird.
Jede Variation des Schwellenwerts des Datenzellenwiderstandes als Reaktion auf Transientenrauschen oder FET-Abweichung ist jedoch unerwünscht, da sie den Leseabstand verschlechtert. Obwohl dies mühsam ist, erlaubt es Trimmen, die Auswirkung von FET-Abweichung weitgehend beseitigen. Aufgrund dieser zeitlich zufälligen Natur kann die Auswirkung von Transientenrauschen durch Trimmen jedoch nicht beseitigt werden.
Für jede Erfassungstechnik wird die Empfindlichkeit des Schwellenwert des Datenzellenwiderstandes gegenüber verschiedenen Rausch- und Abweichungsbedingungen ermittelt. Bei den Einheiten dieser Empfindlichkeit handelt es sich um Ohm (des Schwellenwerts des Datenzellenwiderstandes) pro mV (des Transientenrauschens oder der FET-Vt-Abweichung). Transientenrauschen wird auf der Lesespannungsreferenz in den SA eingeführt (Knoten BLCLAMP, der die Gates der NFETS N0 und N1 verbindet), und die sich ergebende Empfindlichkeit wird in der Darstellung im Diagramm 800 durch Vrd_bump dargestellt. Gleichermaßen wird Transientenrauschen am SA (Spannungs)-Versorgungsknoten in der Darstellung im Diagramm 800 durch Vdd_bump dargestellt. Das Transientenrauschen wird für die herkömmliche Technik angelegt direkt bevor der SA eingerichtet wird, und für die anderen am Start der Phase 2, was beides als schlechtestmöglicher Zeitpunkt für Transientenrauschen betrachtet wird. FET-Abweichung wird durch eine Vt-Abweichung in den NFET-BL-Klemmeinheiten dargestellt und in der Darstellung im Diagramm 800 als Clamp_dVt gezeigt. Die PFET-Lasteinheiten werden im Diagramm 800 als Load_dVt dargestellt, und NFET-Vergleicher-Eingabeeinheiten werden im Diagramm 800 als Comp_dVt dargestellt. Bei diesen handelt es sich um die abweichungsempfindlichsten Einheiten im SA. Obwohl der Kürze wegen nicht enthalten, besitzt eine Transkonduktivitätsabweichung in diesen Einheiten eine ähnliche Wirkung.
Das System nach dem Stand der Technik in 3 verwendet eine sehr unterschiedliche Schaltungsarchitektur, was einen direkten Vergleich mit den anderen etwas schwierig macht. Bei VREAD (im Diagramm 800) handelt es sich jedoch um die Lesespannungsreferenz für den SA in 3 analog zu BLCLAMP, und Transientenrauschen an diesem Knoten wird im Diagramm 800 durch Vrd_bump dargestellt. Tatsächlich ist VREAD wahrscheinlich schwieriger zu steuern, da die Last auf diesem Knoten von geringerer Impedanz ist und eine stärkere Datenmusterabhängigkeit besitzt als diejenige von BLCLAMP. Obwohl die Namen in diesem Fall beliebig sind, wird (im Diagramm 800) die FET-Abweichung im NFET der ersten Stufe (Phase 1) durch Clamp_dVt dargestellt, der PFET der ersten Stufe wird (im Diagramm 800) durch Load_dVt dargestellt, und der NFET der zweiten Stufe (Phase 2) wird (im Diagramm 800) durch Comp_dVt dargestellt. Diese werden als die abweichungsempfindlichsten Einheiten dieser Technik betrachtet.
Zusätzlich zu den einzelnen Empfindlichkeiten wird die Summe der einzelnen Empfindlichkeiten dargestellt. Dies wird als eine allgemeine Leistungszahl angesehen, da die einzelnen Rausch- und Abweichungsbedingungen fast sicher von unterschiedlicher Größe sind.
Das Diagramm 800 in 8 veranschaulicht klar die überlegene Abweichungs- und Rauschunempfindlichkeit der offenbarten Technik der SA-Schaltung 400.
Die gute Symmetrie der Technik des Standes der Technik (in 1) stellt eine gute Immunität gegen Transientenrauschen bereit. Wie jedoch allgemein bekannt, ist sie sehr empfindlich gegen eine Abweichung der Last-, Klemm- und Vergleicher-Eingabeeinheiten, in Reihenfolge abnehmender Empfindlichkeit. Obwohl diese Technik viele Male verwendet worden ist, wird sie auf sehr aufwändigen Knoten zunehmend schwierig zu verwenden, weil sich die Empfindlichkeit gegenüber FET-Abweichung erhöhen wird.
Die Abtast-und-Halte-Technik (in 2) besitzt eine hohe Empfindlichkeit gegen Transientenrauschen, insbesondere gegen das auf der Lesespannungsreferenz, da es keine physische Daten/Referenz-Symmetrie für die Gestaltung und somit keine Gleichtaktunterdrückung gibt. Aus hier nicht vorgelegten Simulationsergebnissen ist bekannt, dass diese Technik sehr empfindlich gegen FET-Abweichung ist, außer während der Referenzphase, in der mehrere SA-Eingangsknoten zusammen kurzgeschlossen werden, da der SA selbst zu einem Mitteln von zwei Referenzzellen unfähig ist. Aus diesem Grund ist die Technik sehr empfindlich gegen Abweichungen der BL-Klemmeinheit.
Die Technik mit kapazitiver Kopplung (in 3) besitzt eine gute Abweichungsunempfindlichkeit, wie für diese Technik erwartet. Eine sorgfältige Gestaltung der verstärkenden Stufen hat die Versorgungstransientenempfindlichkeit minimiert. Die Technik ist jedoch von Hause aus sehr empfindlich gegen Transientenrauschen auf der Lesespannungsreferenz (VREAD). Dies ist besonders unerfreulich, da die Last auf diesem Knoten von geringer Impedanz ist und eine starke Datenmusterabhängigkeit besitzt. Da es zeitlich zufällig ist, kann die Auswirkung dieses Rauschens nicht herausgetrimmt werden.
Aufgrund ihrer perfekten physischen Daten/Referenz-Symmetrie ist die Technik dieser Offenbarung in der SA-Schaltung 400 von 4 sehr immun gegen Transientenrauschen. Aufgrund der 2-phasigen Abtast-und-Halte-Natur dieser Technik besitzt die Schaltung 400 auch eine ausgezeichnete Unempfindlichkeit gegen FET-Abweichung. Aus dem Diagramm 800 kann ersehen werden, dass die Empfindlichkeit gegen Abweichung größer ist als diejenige gegen Transientenrauschen. Dies ist ein vorteilhaftes Merkmal dahingehend, dass Abweichungseffekte herausgetrimmt werden können, wohingegen Rauscheffekte dies nicht können. Letztlich beherbergt diese Technik der Schaltung 400 leicht das Mitteln von zwei Referenzzellen (z.B. der RrefA-Speicherzelle 415A und der RrefB-Speicherzelle 415B).
Ein zusätzlicher Nutzen dieser Technik in der Schaltung 400 gegenüber derjenigen von 3 betrifft die Erfassungsleistungsfähigkeit. Für die Technik von 3 ist die Zeitkonstante, welche die BL steuert, die Kapazität der BL und jede spaltendecoderbezogene Fanout-Kapazität mal dem Zellenwiederstand. Für alle anderen erläuterten Techniken zieht der SA die BL mit einer NFET-Source-Folger-BL-Klemmschaltung, deren Kleinsignal- oder Thevenin-Äquivalent-Widerstand für einen ordnungsgemäßen Betrieb des SA niedriger sein muss als derjenige der Zelle, auf die Ziellesespannung. Somit ist die BL-Zeitkonstante dieselbe Kapazität mal dieser viel niedrigeren Impedanz, was zu einer schnelleren Entwicklung der BL-Spannung führt. Dieses Phänomen ist in der Speichergestaltung allgemein bekannt, da eine Stromerfassung allgemein als schneller betrachtet wird als eine Spannungserfassung.
Während die Technik der Schaltung in 4 die BL-seitige Erfassung beschreibt, unterstützt die Technik auch eine (Source-Leitungs-) SL-seitige Erfassung.
Unter Hinwendung zu 7 wird nun ein Verfahren 700 zum Erfassen eines Datenzustands (z.B. HIGH oder LOW) der Datenzelle 410 in der STT-MRAM-Leseverstärkerschaltung 400 gemäß einer Ausführungsform beschrieben.
In Block 705 ist der Vergleicher 480 mit einer ersten Eingabe auf einem Knoten A (z.B. Knoten D0) und einer zweiten Eingabe auf einem Knoten B (z.B. Knoten D1) konfiguriert, sodass die Ausgabe des Vergleichers auf dem Knoten A (Knoten D0) und dem Knoten B (Knoten D1) beruht.
In Block 710 wird ein erster n-Kanal-Transistor (z.B. der NFET N0) mit einem ersten p-Kanal-Transistor (z.B. dem PFET P0) am Knoten A (Knoten D0) verbunden. In Block 715 wird ein zweiter n-Kanal-Transistor (z.B. der NFET N1) mit einem zweiten p-Kanal-Transistor (z.B. dem PFET P1) am Knoten B (Knoten D0) verbunden.
In Block 720 ist der Multiplexer 420 konfiguriert, eine erste Referenzelle A 415A (z.B. RrefA) (in Phase 1) oder die Datenzelle 410 (Rdata) selektiv mit dem ersten n-Kanal-Transistor (NFET N0) zu verbinden, und konfiguriert, die Datenzelle 410 (in Phase 2) oder die zweite Referenzzelle B 415B selektiv mit dem zweiten n-Kanal-Transistor (NFET N1) zu verbinden. Die erste Referenzzelle A 415A und die zweite Referenzzelle B 415B sind nicht beide während derselben Phase mit dem einen der NFETs N0 und N1 verbunden.
In Block 725 gibt der Vergleicher 480 den Datenzustand der Datenzelle 410 auf Grundlage der Knoten-A-Spannung (z.B. auf dem Knoten D0) und der Knoten -B-Spannung (z.B. auf dem Knoten D1) aus.
Die Spaltendecoder 430A bis C verbinden den Multiplexer 420 mit der ersten Referenzzelle A 415A, der zweiten Referenzzelle B 415B und der Datenzelle 410. In einer bestimmten Ausführungsform kann es einen einzigen Spaltendecoder anstatt drei separater Spaltendecoder 430A bis C geben. In einer weiteren Ausführungsform kann es sich bei dem Multiplexer 420 und dem einzelnen Spaltendecoder um eine einzige Einheit handeln.
Die Spannungsversorgung 405 ist mit dem ersten p-Kanal-Transistor und dem zweiten p-Kanal-Transistor verbunden.
Ein erster Schalter S0 verbindet ein Drain (an einem Knoten A (d.h. dem Knoten D0)) des ersten p-Kanal-Transistors PFET P0 über einen ersten Kondensator C0 selektiv mit der Spannungsversorgung 405. Ein zweiter Schalter S1 verbindet ein Drain (an einem Knoten B (d.h. dem Knoten D1)) des zweiten p-Kanal-Transistors PFET P1 über einen zweiten Kondensator C1 selektiv mit der Spannungsversorgung 405. Eine Differenzspannungs (Vcomp)-Eingabe am Vergleicher 480 beruht auf dem Knoten A (Spannung) am ersten Eingang und dem Knoten B (Spannung) am zweiten Eingang.
Während Phase 1 wird der erste Schalter S0 selektiv geschlossen, um das Drain (Knoten D0) des ersten p-Kanal-Transistors PFET P0 über den ersten Kondensator C0 mit der Spannungsversorgung 405 zu verbinden, sodass der erste Referenzzellenstrom (IrefA), welcher der ersten Referenzzelle A 415A entspricht, durch den ersten n-Kanal-Transistor NFET N0 fließt. Ebenso wird während der Phase 1 der zweite Schalter S1 selektiv geschlossen, um das Drain (Knoten D1) des zweiten p-Kanal-Transistors PFET P1 über den zweiten Kondensator C1 mit der Spannungsversorgung 405 zu verbinden, sodass der Datenzellenstrom (Idata), welcher der Datenzelle 410 entspricht, durch den zweiten n-Kanal-Transistor NFET N1 fließt.
Während Phase 2 wird der erste Schalter S0 selektiv geöffnet, um das Drain (Knoten D0) des ersten p-Kanal-Transistors PFET P0 von der Spannungsversorgung 405 zu trennen, sodass der Datenzellenstrom (Idata), welcher der Datenzelle entspricht, durch den ersten n-Kanal-Transistor fließt. Während der Phase 2 wird der zweite Schalter S1 selektiv geöffnet, um das Drain (Knoten D1) des zweiten p-Kanal-Transistors PFET P1 von der Spannungsversorgung 405 zu trennen, sodass ein zweiter Referenzzellenstrom (IrefB), welcher der zweiten Referenzzelle entspricht, durch den zweiten n-Kanal-Transistor NFET N1 fließt. Die Knoten-A-Spannung auf dem Knoten A (Knoten D0) beruht auf dem ersten Refererenzzellenstrom minus dem Datenzellenstrom (z.B. IrefA - Idata). Die Knoten-B-Spannung auf dem Knoten B (Knoten D1) beruht auf dem Datenzellenstrom minus dem zweiten Referenzzellenstrom (z.B. Idata - IrefB).
Bei der Differenzspannungseingabe am Vergleicher 480 handelt es sich um eine Differenz zwischen der Knoten-B-Spannung und der Knoten-A-Spannung.
Während der Phase 1 ist der Multiplexer 420 konfiguriert, die erste Referenzzelle A 415A selektiv mit dem ersten n-Kanal-Transistor NFET N0 zu verbinden, wodurch der erste Referenzzellenstrom (IrefA) veranlasst wird durch den ersten n-Kanal-Transistor NFET N0 nach unten zufließen. Ebenso ist während der Phase 1 der Multiplexer 420 konfiguriert, die Datenzelle 410 selektiv mit dem zweiten n-Kanal-Transistor NFET N1 zu verbinden, wodurch der Datenzellenstrom (Idata) veranlasst wird, durch den zweiten n-Kanal-Transistor NFET N1 nach unten zu fließen.
Während der Phase 2 ist der Multiplexer 420 konfiguriert, die Datenzelle 410 selektiv mit dem ersten n-Kanal-Transistor NFET N0 zu verbinden, wodurch der Datenzellenstrom (Idata) veranlasst wird, durch den ersten n-Kanal-Transistor NFET N0 nach unten zu fließen. Ebenso ist während der Phase 2 der Multiplexer 420 konfiguriert, die zweite Referenzzelle B 415B selektiv mit dem zweiten n-Kanal-Transistor NFET N1 zu verbinden, wodurch der zweite Referenzzellenstrom (IrefB)veranlasst wird, durch den zweiten n-Kanal-Transistor NFET N1 nach unten zu fließen..
9 veranschaulicht ein Beispiel eines Computers 900 mit Fähigkeiten, die in beispielhaften Ausführungsformen enthalten sein können. Vielfältige hierin erläuterte Verfahren, Prozeduren, Module, Ablaufpläne, Werkzeuge, Anwendungen, Schaltungen, Elemente und Techniken können ebenfalls die Fähigkeiten des Computers 900 beinhalten und/oder verwenden. Darüber hinaus können Fähigkeiten des Computers 900 verwendet werden, um Merkmale hierein erläuterter beispielhafter Ausführungsformen zu realisieren. Eine oder mehrere der Fähigkeiten des Computers 900 können verwendet werden, um jedes hierein in 4 bis 8 erläuterte Element (wie dem Fachmann geläufig ist) zu realisieren, beinhalten, eine Verbindung damit herzustellen und/oder es zu unterstützen.
Generell kann der Computer 900 bezüglich der Hardware-Architektur einen oder mehrere Prozessoren 910, einen computerlesbaren Datenspeicher-Speicher 920 und eine oder mehrere Eingabe- und/oder Ausgabe- (E/A-) Einheiten 970 beinhalten, die zum Datenaustausch über eine lokale Schnittstelle (nicht gezeigt) verbunden sind. Bei der lokalen Schnittstelle kann es sich zum Beispiel, ohne auf diese beschränkt zu sein, um einen oder mehrere Busse oder andere kabelgebundene oder kabellose Verbindungen handeln, wie sie in der Technik bekannt sind. Die lokale Schnittstelle kann zusätzliche Elemente wie beispielsweise Steuereinheiten, Puffer (Cachespeicher), Treiber, Verstärker (repeater) und Empfänger aufweisen, um eine Datenübertragung zu ermöglichen. Ferner kann die lokale Schnittstelle Adressen-, Steuerungs- und/oder Datenverbindungen beinhalten, um eine geeignete Datenübertragung zwischen den zuvor genannten Komponenten zu ermöglichen.
Beim Prozessor 910 handelt es sich um eine Hardware-Einheit zum Ausführen von Software, die im Speicher 920 gespeichert sein kann. Beim Prozessor 910 kann es sich praktisch um jeden anwendungsspezifisch aufgebauten oder handelsüblichen Prozessor, eine Zentraleinheit (central processing unit (CPU)), einen Datensignalprozessor (data signal processor (DSP)) oder einen Hilfsprozessor unter mehreren dem Computer 900 zugeordneten Prozessoren handeln, und bei dem Prozessor 910 kann es sich um einen Mikroprozessor auf Halbleiterbasis (in Form eines Mikrochips) oder einen Mikroprozessor handeln. Es ist zu beachten, dass der Speicher 920 eine verteilte Architektur besitzen kann, bei der vielfältige Komponenten entfernt voneinander angeordnet, jedoch durch den Prozessor 910 zugänglich sind.
Die Software im computerlesbaren Speicher 920 kann ein oder mehrere separate Programme beinhalten, von denen jedes eine geordnete Auflistung ausführbarer Anweisungen zum Realisieren logischer Funktionen aufweist. Die Software im Speicher 920 beinhaltet ein geeignetes Betriebssystem (BS) 950 und eine oder mehrere Anwendungen 960 der beispielhaften Ausführungsformen. Wie veranschaulicht, weist die Anwendung 960 zahlreiche funktionelle Komponenten zum Realisieren der Merkmale, Prozesse, Verfahren, Funktionen und Operationen der beispielhaften Ausführungsformen auf. Die Anwendung 960 des Computers 900 kann für zahlreiche Anwendungen, Agenten, Softwarekomponenten, Module, Schnittstellen, Steuereinheiten usw., wie sie hierin erläutert sind, stehen, die Anwendung 960 ist jedoch nicht als Einschränkung gedacht.
Das Betriebssystem 950 kann das Ausführen anderer Computerprogramme steuern und stellt eine Zeitplanung, Steuerung der Eingabe/Ausgabe, Datei- und Datenverwaltung, Speicherverwaltung und Datenübertragungssteuerung und verwandte Dienste bereit.
Bei der Anwendung 960 kann es sich um ein Quellprogramm, ausführbares Programm (Objektcode), Skript oder jede andere Entität handeln, die einen Satz durchzuführender Anweisungen aufweist. Im Falle eines Quellprogramms wird das Programm üblicherweise über einen Kompilierer, Assemblierer, Interpretierer oder Ähnliches übersetzt, der im Speicher 920 beinhaltet sein kann, jedoch nicht muss, um in Verbindung mit dem BS 950 ordnungsgemäß zu arbeiten. Des Weiteren kann die Anwendung 960 in (a) einer objektorientierten Programmiersprache mit Klassen von Daten und Verfahren oder (b) einer prozeduralen Programmiersprache mit Routinen, Subroutinen und/oder Funktionen geschrieben sein.
Die E/A-Einheiten 970 können Eingabeeinheiten (oder Peripherieeinheiten) wie beispielsweise, jedoch nicht auf diese beschränkt, eine Maus, eine Tastatur, einen Scanner, ein Mikrofon, eine Kamera usw. beinhalten. Des Weiteren können zu den E/A-Einheiten 970 auch Ausgabeeinheiten (oder Peripherieeinheiten) gehören, zum Beispiel, jedoch nicht auf diese beschränkt, ein Drucker, eine Anzeige usw. Schließlich können zu den E/A-Einheiten 970 ferner Einheiten gehören, die sowohl Eingaben als auch Ausgaben übertragen, zum Beispiel, jedoch nicht auf diese beschränkt, eine Netzwerkkarte (NIC) oder ein Modulator/Demodulator (zum Zugang zu entfernt angeordneten Einheiten, anderen Dateien, Einheiten, Systemen oder einem Netzwerk), ein Hochfrequenz (HF)- oder anderer Sende-Empfänger (transceiver), eine Telefonschnittstelle, eine Brücke, ein Router usw. Die E/A-Einheiten 970 beinhalten auch Komponenten zum Datenübertragen über vielfältige Netzwerke wie beispielsweise das Internet oder ein Intranet. Die E/A-Einheiten 970 können unter Verwendung von Bluetooth-Verbindungen und Kabeln (über z.B. Anschlüsse für den „Universal Serial Bus“ (USB), serielle Anschlüsse, parallele Anschlüsse, FireWire, HDMI (High-Definition Multimedia Interface), PCIe, InfiniBand® oder proprietäre Schnittstellen usw.) mit dem Prozessor 910 verbunden sein und/oder mit ihm kommunizieren.
Wenn der Computer 900 in Betrieb ist, ist der Prozessor 910 konfiguriert, innerhalb des Speichers 920 gespeicherte Software auszuführen, Daten zum und vom Speicher 920 zu übertragen und allgemein Operationen des Computers 900 entsprechend der Software zu steuern. Die Anwendung 960 und das BS 950 werden im Ganzen oder zum Teil durch den Prozessor 910 gelesen, vielleicht innerhalb des Prozessors 910 gepuffert und dann ausgeführt.
Wenn die Anwendung 960 als Software realisiert ist, sollte beachtet werden, dass die Anwendung 960 auf praktisch jedem computerlesbaren Datenspeichermedium zur Verwendung durch oder in Verbindung mit jedem computerbezogenen System oder Verfahren gespeichert werden kann.
Die Anwendung 960 kann in jedem computerlesbaren Medium zur Verwendung durch oder in Verbindung mit einem System, einer Vorrichtung, einem Server oder einer Einheit zur Ausführung von Anweisungen, wie beispielsweise einem computergestützten System, einem einen Prozessor beinhaltenden System oder einem anderem System, ausgebildet sein, das die Anweisungen vom System, der Vorrichtung oder der Einheit zur Ausführung von Anweisungen holen und die Anweisungen ausführen kann.
In beispielhaften Ausführungsformen, bei denen die Anwendung 960 als Hardware realisiert ist, kann die Anwendung 960 mit jeder beliebigen oder einer Kombination der folgenden Technologien realisiert sein, die in der Technik allgemein bekannt sind: eine oder mehrere diskrete Logikschaltungen mit logischen Gattern zum Realisieren logischer Funktionen auf Datensignalen, eine anwendungsspezifische integrierte Schaltung (application specific integrated circuit (ASIC)) mit geeigneten Gattern kombinatorischer Logik, ein oder mehrere programmierbare Gatter-Arrays (programmable gate array(s) (PGA)), ein feldprogrammierbares Gatter-Array (field programmable gate array (FPGA)) usw.
Es versteht sich, dass zum Computer 900 nicht einschränkende Beispiele von Software- und Hardware-Komponenten zählen, die in vielfältigen hierein erläuterten Einheiten, Servern und Systemen enthalten sein können, und es versteht sich, dass zusätzliche Software- und Hardware-Komponenten in den vielfältigen in den beispielhaften Ausführungsformen erläuterten Einheiten und Systemen enthalten sein können.

Claims

System (400) zum Erfassen eines Datenzustandes einer Datenzelle (410), wobei das System aufweist: einen Vergleicher (480) mit einem ersten Eingang (D0) an einem Knoten A und einem zweiten Eingang (D1) an einem Knoten B; einen ersten n-Kanal-Transistor (N0), der am Knoten A mit einem ersten p-Kanal-Transistor (P0) verbunden ist; einen zweiten n-Kanal-Transistor (N1), der am Knoten B mit einem zweiten p-Kanal-Transistor (P1) verbunden ist; und einen Multiplexer (420), der konfiguriert ist, eine erste Referenzelle (415A) oder die Datenzelle selektiv mit dem ersten n-Kanal-Transistor zu verbinden, und konfiguriert ist, die Datenzelle oder eine zweite Referenzzelle (415B) selektiv mit dem zweiten n-Kanal-Transistor zu verbinden; wobei der Vergleicher den Datenzustand der Datenzelle auf Grundlage einer Eingabe einer Knoten-A-Spannung (VDO) am Knoten A und einer Knoten-B-Spannung (VD1) am Knoten B ausgibt, wobei ein erster Schalter (S0) ein Drain des ersten p-Kanal-Transistors über einen ersten Kondensator (C0) selektiv mit einer Spannungsversorgung verbindet, wobei ein zweiter Schalter (S1) ein Drain des zweiten p-Kanal-Transistors über einen zweiten Kondensator (C1) selektiv mit der Spannungsversorgung verbindet.
System nach Anspruch 1, wobei ein Spaltendecoder (430A, 430B, 430C) den Multiplexer mit der ersten Referenzzelle, der zweiten Referenzzelle und der Datenzelle verbindet.
System nach Anspruch 1, wobei eine Spannungsversorgung (405) mit dem ersten p-Kanal-Transistor und dem zweiten p-Kanal-Transistor verbunden ist.
System nach Anspruch 1, wobei eine Differenzspannungseingabe am Vergleicher auf dem Knoten A am ersten Eingang und dem Knoten B am zweiten Eingang beruht.
System nach Anspruch 4, wobei während einer Phase 1 ein erster Schalter selektiv geschlossen wird, um ein Drain des ersten p-Kanal-Transistors über einen ersten Kondensator mit einer Spannungsversorgung zu verbinden, sodass ein erster Referenzzellenstrom, welcher der ersten Referenzzelle entspricht, durch den ersten n-Kanal-Transistor fließt.
System nach Anspruch 5, wobei während der Phase 1 ein zweiter Schalter selektiv geschlossen wird, um ein Drain des zweiten p-Kanal-Transistors über einen zweiten Kondensator mit der Spannungsversorgung zu verbinden, sodass ein Datenzellenstrom, welcher der Datenzelle entspricht, durch den zweiten n-Kanal-Transistor fließt.
System nach Anspruch 6, wobei während einer Phase 2 der erste Schalter selektiv geöffnet wird, um das Drain des ersten p-Kanal-Transistors von der Spannungsversorgung zu trennen, sodass der Datenzellenstrom, welcher der Datenzelle entspricht, durch den ersten n-Kanal-Transistor fließt.
System nach Anspruch 7, wobei während der Phase 2 der zweite Schalter selektiv geöffnet wird, um das Drain des zweiten p-Kanal-Transistors von der Spannungsversorgung zu trennen, sodass ein zweiter Referenzzellenstrom, welcher der zweiten Referenzzelle entspricht, durch den zweiten n-Kanal-Transistor fließt.
System nach Anspruch 8, wobei die Knoten-A-Spannung am Knoten A auf dem ersten Referenzzellenstrom minus dem Datenzellenstrom beruht; und wobei die Knoten-B-Spannung am Knoten B auf dem Datenzellenstrom minus dem zweiten Referenzzellenstrom beruht.
System nach Anspruch 9, wobei es sich bei der Differenzspannungseingabe am Vergleicher um eine Differenz zwischen der Knoten-B-Spannung und der Knoten-A-Spannung handelt.
System nach Anspruch 9, wobei während der Phase 1 der Multiplexer konfiguriert ist, die erste Referenzzelle selektiv mit dem ersten n-Kanal-Transistor zu verbinden, wodurch der erste Referenzzellenstrom veranlasst wird, zu fließen; und wobei während der Phase 1 der Multiplexer konfiguriert ist die Datenzelle selektiv mit dem zweiten n-Kanal-Transistor zu verbinden, wodurch der Datenzellenstrom veranlasst wird, zu fließen.
System nach Anspruch 11, wobei während der Phase 2 der Multiplexer konfiguriert ist, die Datenzelle selektiv mit dem ersten n-Kanal-Transistor zu verbinden, wodurch der Datenzellenstrom veranlasst wird, zu fließen; und wobei während der Phase 2 der Multiplexer konfiguriert ist, die zweite Referenzzelle selektiv mit dem zweiten n-Kanal-Transistor zu verbinden, wodurch der zweite Referenzzellenstrom veranlasst wird, zu fließen.
System (400) zum Erfassen eines Datenzustandes einer Datenzelle (410), wobei das System aufweist: einen Vergleicher (480) mit einem ersten Eingang (D0) an einem Knoten A und einem zweiten Eingang (D1) an einem Knoten B; einen ersten n-Kanal-Transistor (N0), der am Knoten A mit einem ersten p-Kanal-Transistor (P0) verbunden ist; einen zweiten n-Kanal-Transistor (N1), der am Knoten B mit einem zweiten p-Kanal-Transistor (P1) verbunden ist; und einen Multiplexer (420), der konfiguriert ist, eine erste Referenzelle (415A) oder die Datenzelle selektiv mit dem ersten n-Kanal-Transistor zu verbinden, und konfiguriert ist, die Datenzelle oder eine zweite Referenzzelle (415B) selektiv mit dem zweiten n-Kanal-Transistor zu verbinden; wobei der Vergleicher den Datenzustand der Datenzelle auf Grundlage einer Eingabe einer Knoten-A-Spannung (VDO) am Knoten A und einer Knoten-B-Spannung (VD1) am Knoten B ausgibt, wobei eine Differenzspannungseingabe am Vergleicher auf dem Knoten A am ersten Eingang und dem Knoten B am zweiten Eingang beruht, wobei während einer Phase 1 ein erster Schalter selektiv geschlossen wird, um ein Drain des ersten p-Kanal-Transistors über einen ersten Kondensator mit einer Spannungsversorgung zu verbinden, sodass ein erster Referenzzellenstrom, welcher der ersten Referenzzelle entspricht, durch den ersten n-Kanal-Transistor fließt, wobei während der Phase 1 ein zweiter Schalter selektiv geschlossen wird, um ein Drain des zweiten p-Kanal-Transistors über einen zweiten Kondensator mit der Spannungsversorgung zu verbinden, sodass ein Datenzellenstrom, welcher der Datenzelle entspricht, durch den zweiten n-Kanal-Transistor fließt.
System (400) zum Erfassen eines Datenzustandes einer Datenzelle (410), wobei das System aufweist: einen Vergleicher (480) mit einem ersten Eingang (D0) an einem Knoten A und einem zweiten Eingang (D1) an einem Knoten B, wobei eine Ausgabe des Vergleichers auf dem Knoten A und dem Knoten B beruht; einen ersten n-Kanal-Transistor (N0), der am Knoten A mit einem ersten p-Kanal-Transistor (P0) verbunden ist; einen zweiten n-Kanal-Transistor (N1), der am Knoten B mit einem zweiten p-Kanal-Transistor (P1) verbunden ist; und einen Multiplexer (420), der konfiguriert ist, eine erste Referenzelle (415A) oder die Datenzelle selektiv mit dem ersten n-Kanal-Transistor zu verbinden, und konfiguriert ist, die Datenzelle oder eine zweite Referenzzelle (415B) selektiv mit dem zweiten n-Kanal-Transistor zu verbinden, wobei der Vergleicher den Datenzustand der Datenzelle auf Grundlage einer Differenzspannung einer am Konten A eingegebenen Knoten-A-Spannung (VDO) und einer am Knoten B eingegebenen Knoten-B-Spannung (VD1) ausgibt, wobei die Knoten-A-Spannung am Knoten A auf dem ersten Referenzzellenstrom minus dem Datenzellenstrom beruht und die Knoten-B-Spannung am Knoten B auf dem Datenzellenstrom minus dem zweiten Referenzzellenstrom beruht.
Verfahren (700) zum Erfassen eines Datenzustandes einer Datenzelle (410), wobei das Verfahren aufweist: Bereitstellen (705) eines Vergleichers (480) mit einem ersten Eingang (D0) an einem Knoten A und einem zweiten Eingang (D1) an einem Knoten B, wobei eine Ausgabe des Vergleichers auf dem Knoten A und dem Knoten B beruht; Bereitstellen (710) eines ersten n-Kanal-Transistors (N0), der am Knoten A mit einem ersten p-Kanal-Transistor (P0) verbunden ist; Bereitstellen (715) eines zweiten n-Kanal-Transistors (N1), der am Knoten B mit einem zweiten p-Kanal-Transistor (P1) verbunden ist; und Konfigurieren (720) eines Multiplexers (420), eine erste Referenzzelle (415A) oder die Datenzelle selektiv mit dem ersten n-Kanal-Transistor zu verbinden; und Konfigurieren (720) des Multiplexers, die Datenzelle oder eine zweite Referenzzelle (415B) selektiv mit dem zweiten n-Kanal-Transistor zu verbinden; wobei der Vergleicher den Datenzustand der Datenzelle auf Grundlage einer Eingabe einer Knoten-A-Spannung (VDO) am Knoten A und einer Knoten-B-Spannung (VD1) am Knoten B ausgibt (725), wobei ein erster Schalter (S0) ein Drain des ersten p-Kanal-Transistors über einen ersten Kondensator (C0) selektiv mit einer Spannungsversorgung verbindet, wobei ein zweiter Schalter (S1) ein Drain des zweiten p-Kanal-Transistors über einen zweiten Kondensator (C1) selektiv mit der Spannungsversorgung verbindet.
Verfahren nach Anspruch 15, wobei ein Spaltendecoder (430A, 430B, 430C) den Multiplexer mit der ersten Referenzzelle, der zweiten Referenzzelle und der Datenzelle verbindet.
Verfahren nach Anspruch 15, wobei eine Spannungsversorgung (405) mit dem ersten p-Kanal-Transistor und dem zweiten p-Kanal-Transistor verbunden ist.
Verfahren nach Anspruch 15, wobei eine Differenzspannungseingabe am Vergleicher auf dem Knoten A am ersten Eingang und dem Knoten B am zweiten Eingang beruht.
Verfahren nach Anspruch 18, wobei während einer Phase 1 ein erster Schalter selektiv geschlossen wird, um ein Drain des ersten p-Kanal-Transistors über einen ersten Kondensator mit einer Spannungsversorgung zu verbinden, sodass ein erster Referenzzellenstrom, welcher der ersten Referenzzelle entspricht, durch den ersten n-Kanal-Transistor fließt.
Verfahren nach Anspruch 19, wobei während der Phase 1 ein zweiter Schalter selektiv geschlossen wird, um ein Drain des zweiten p-Kanal-Transistors über einen zweiten Kondensator mit der Spannungsversorgung zu verbinden, sodass ein Datenzellenstrom, welcher der Datenzelle entspricht, durch den zweiten n-Kanal-Transistor fließt.
Verfahren nach Anspruch 20, wobei während einer Phase 2 der erste Schalter selektiv geöffnet wird, um das Drain des ersten p-Kanal-Transistors von der Spannungsversorgung zu trennen, sodass der Datenzellenstrom, welcher der Datenzelle entspricht, durch den ersten n-Kanal-Transistor fließt.
Verfahren nach Anspruch 21, wobei während der Phase 2 der zweite Schalter selektiv geöffnet wird, um das Drain des zweiten p-Kanal-Transistors von der Spannungsversorgung zu trennen, sodass ein zweiter Referenzzellenstrom, welcher der zweiten Referenzzelle entspricht, durch den zweiten n-Kanal-Transistor fließt.
Verfahren nach Anspruch 15, wobei das Verfahren aufweist: Bereitstellen einer Knoten-A-Spannung am Knoten A, sodass die Knoten-A-Spannung auf einem ersten Referenzzellenstrom minus einem Datenzellenstrom beruht; und Bereitstellen einer Knoten-B-Spannung am Knoten B, sodass die Knoten-B-Spannung auf dem Datenzellenstrom minus einem zweiten Referenzzellenstrom beruht; und wobei der Vergleicher den Datenzustand der Datenzelle auf Grundlage einer Differenzspannung zwischen der Knoten-A-Spannung und der Knoten-B-Spannung ausgibt.
Verfahren (700) zum Erfassen eines Datenzustandes einer Datenzelle (410), wobei das Verfahren aufweist: Bereitstellen (705) eines Vergleichers (480) mit einem ersten Eingang (D0) an einem Knoten A und einem zweiten Eingang (D1) an einem Knoten B, wobei eine Ausgabe des Vergleichers auf dem Knoten A und dem Knoten B beruht; Bereitstellen (710) eines ersten n-Kanal-Transistors (N0), der am Knoten A mit einem ersten p-Kanal-Transistor (P0) verbunden ist; Bereitstellen (715) eines zweiten n-Kanal-Transistors (N1), der am Knoten B mit einem zweiten p-Kanal-Transistor (P1) verbunden ist; und Konfigurieren (720) eines Multiplexers (420), eine erste Referenzzelle (415A) oder die Datenzelle selektiv mit dem ersten n-Kanal-Transistor zu verbinden; und Konfigurieren (720) des Multiplexers, die Datenzelle oder eine zweite Referenzzelle (415B) selektiv mit dem zweiten n-Kanal-Transistor zu verbinden; wobei der Vergleicher den Datenzustand der Datenzelle auf Grundlage einer Eingabe einer Knoten-A-Spannung (VDO) am Knoten A und einer Knoten-B-Spannung (VD1) am Knoten B ausgibt (725), wobei eine Differenzspannungseingabe am Vergleicher auf dem Knoten A am ersten Eingang und dem Knoten B am zweiten Eingang beruht, wobei während einer Phase 1 ein erster Schalter selektiv geschlossen wird, um ein Drain des ersten p-Kanal-Transistors über einen ersten Kondensator mit einer Spannungsversorgung zu verbinden, sodass ein erster Referenzzellenstrom, welcher der ersten Referenzzelle entspricht, durch den ersten n-Kanal-Transistor fließt, wobei während der Phase 1 ein zweiter Schalter selektiv geschlossen wird, um ein Drain des zweiten p-Kanal-Transistors über einen zweiten Kondensator mit der Spannungsversorgung zu verbinden, sodass ein Datenzellenstrom, welcher der Datenzelle entspricht, durch den zweiten n-Kanal-Transistor fließt.
Verfahren (700) zum Erfassen eines Datenzustandes einer Datenzelle (410), wobei das Verfahren aufweist: Bereitstellen (705) eines Vergleichers (480) mit einem ersten Eingang (D0) an einem Knoten A und einem zweiten Eingang (D1) an einem Knoten B, wobei eine Ausgabe des Vergleichers auf dem Knoten A und dem Knoten B beruht; Bereitstellen (710) eines ersten n-Kanal-Transistors (N0), der am Knoten A mit einem ersten p-Kanal-Transistor (P0) verbunden ist; Bereitstellen (715) eines zweiten n-Kanal-Transistors (N1), der am Knoten B mit einem zweiten p-Kanal-Transistor (P1) verbunden ist; und Konfigurieren (720) eines Multiplexers (420), eine erste Referenzzelle (415A) oder die Datenzelle selektiv mit dem ersten n-Kanal-Transistor zu verbinden; und Konfigurieren (720) des Multiplexers, die Datenzelle oder eine zweite Referenzzelle (415B) selektiv mit dem zweiten n-Kanal-Transistor zu verbinden; wobei der Vergleicher den Datenzustand der Datenzelle auf Grundlage einer Eingabe einer Knoten-A-Spannung (VDO) am Knoten A und einer Knoten-B-Spannung (VD1) am Knoten B ausgibt (725), wobei das Verfahren ferner aufweist: Bereitstellen einer Knoten-A-Spannung am Knoten A, sodass die Knoten-A-Spannung auf einem ersten Referenzzellenstrom minus einem Datenzellenstrom beruht; und Bereitstellen einer Knoten-B-Spannung am Knoten B, sodass die Knoten-B-Spannung auf dem Datenzellenstrom minus einem zweiten Referenzzellenstrom beruht; und wobei der Vergleicher den Datenzustand der Datenzelle auf Grundlage einer Differenzspannung zwischen der Knoten-A-Spannung und der Knoten-B-Spannung ausgibt.