CN102035369B - 具有电流保护的负电荷泵 - Google Patents

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Abstract

一种电荷泵电路，包括第一功率晶体管，其可由第一控制信号选择性激活以将相对较大量电流递送至电容器，以及与第一功率晶体管并联连接的第二非功率晶体管，其可由第二控制信号选择性激活以将相对较少量电流递送至所述电容器。电荷泵电路包括提升的电压输出，其被感测以生成感测的电压输出。比较电路将感测的电压输出与阈值电压进行比较。逻辑电路接收比较电路的输出，如果未满足所述比较，则在第一操作模式中启用第一功率晶体管而禁用第二非功率晶体管。如果满足比较，则该逻辑电路进一步在第二操作模式中禁用第一功率晶体管而启用第二非功率晶体管。在随后未满足比较之后，逻辑电路从第二操作模式返回到第一操作模式。

Description

具有电流保护的负电荷泵
技术领域
本发明总体上涉及负电荷泵电路，并且更具体地，涉及用于与这种负电荷泵电路一起使用的电流保护机制。
背景技术
参考图1，其示出了现有技术的负电荷泵电路的电路示意图。振荡器10生成振荡参考时钟信号，其被施加至非重叠信号发生器12，该非重叠信号发生器12输出第一时钟信号14和互补第二时钟信号16。第一时钟信号14和第二时钟信号16由电平移位器18接收，该电平移位器18输出分别施加于四个MOS功率晶体管30、32、34和36的栅极的四个控制信号(C1-C4)20、22、24和26。
第一MOS功率晶体管30是PMOS类型，其源极端子耦合至参考电压(Vdd)。第一MOS晶体管30的栅极接收第一控制信号(C1)20。第二MOS功率晶体管32是NMOS类型，其源极端子耦合至接地参考电压。第二MOS晶体管32的栅极接收第二控制信号(C2)22。第一MOS晶体管30和第二MOS晶体管32的漏极耦合在一起，并且耦合至第一电容器40(也称为飞电容器(fly capacitor))的第一端子。
第三MOS功率晶体管34是NMOS类型，其源极端子耦合至接地参考电压。第三MOS晶体管34的栅极接收第三控制信号(C3)24。第四MOS功率晶体管36是NMOS类型，其源极端子耦合至负电压(Vneg)输出42。第四MOS晶体管36的栅极接收第四控制信号(C4)26。第三MOS晶体管34和第四MOS晶体管36的漏极耦合在一起，并且耦合至第一(飞)电容器40的第二端子。
输出(或负载)电容器46耦合在负电压(Vneg)输出42和接地参考电压之间。
现在参考图2，其给出了示出用于操作图1的电荷泵电路的控制信号的时序图。在第一操作阶段70期间，第一(C1)控制信号20和第三(C3)控制信号24导通第一功率晶体管30和第三功率晶体管34。这样会对飞电容器40充电至参考电压Vdd。在此第一操作阶段，第一(C1)控制信号20处于低电平，而第三(C3)控制信号24处于高电平。第二(C2)控制信号22和第四(C4)控制信号26都处于低电平(由此，截止第二晶体管32和第四晶体管36)。
在第二操作阶段72期间，第二(C2)控制信号22和第四(C4)控制信号26导通第二功率晶体管32和第四功率晶体管36。这样会对负载电容器46进行充电(其中飞电容器40的正极侧连接至负载电容器46的接地参考侧)，从而在输出42处产生负电压Vneg。在此第二操作阶段，第二(C2)控制信号22处于高电平，第四(C4)控制信号26处于高电平。第一(C1)控制信号20和第三(C3)控制信号24分别处于高电平和低电平(由此截止第一晶体管30和第三晶体管34)。
将认识到，控制信号C1、C2和C4具有相同的相位关系，并由此可以由第一时钟信号14生成，而控制信号C3具有相反的相位关系，并由此可以由互补第二时钟信号16生成。电平移位器18施加任何需要的电平移位(未在图2中明显示出)，使得栅极电压被设置为在电路操作期间能够完全导通和完全截止功率晶体管30、32、34和36。
连续地重复第一阶段和第二阶段，以便将输出42电压Vneg提升至期望的负参考电压(-Vdd)。在输出42到达其期望的最终电压状态之前(即，在Vneg到达-Vdd之前)，第一晶体管30和第二晶体管32在提升期间其任一被导通时都会经历大电流。例如，当在第一操作阶段期间(C1处于低电平)对飞电容器40进行充电时，第一晶体管30中可能存在大电流，而当在第二操作阶段期间(C3处于高电平)对负载电容器46充电时，第二晶体管32中可能存在大电流。这就需要为第一晶体管30和第二晶体管32提供电流保护。
发明内容
在一个实现中，一种电路，包括：电荷泵电路，其包括第一功率晶体管，该第一功率晶体管可由第一控制信号选择性激活以将相对较大量电流递送至电容器，所述电荷泵电路进一步包括与所述第一功率晶体管并联连接的第二非功率晶体管，该第二非功率晶体管可由第二控制信号选择性激活以将相对较少量电流递送至所述电容器，所述电荷泵电路包括提升的电压输出。电压感测电路被耦合以感测所述提升的电压输出并生成感测的电压输出。比较电路将所述感测的电压输出与阈值电压进行比较。逻辑电路接收所述比较电路的输出，如果比较未被满足，则所述逻辑电路启用所述第一功率晶体管而禁用所述第二非功率晶体管，如果所述比较被满足，则所述逻辑电路进一步禁用所述第一功率晶体管而启用所述第二非功率晶体管。
在另一实现中，一种方法，包括：将输出提升至提升的电压电平，其中提升包括：通过将相对较大量电流递送到电容器的第一功率晶体管或者将相对较少量电流递送至所述电容器的第二非功率晶体管，选择性地将电流递送至所述电容器；感测所述提升的电压电平，并生成感测的电压输出；将所述感测的电压输出与阈值电压进行比较；如果所述比较未被满足，则启用所述第一功率晶体管而禁用所述第二非功率晶体管；以及如果所述比较被满足，则禁用所述第一功率晶体管而启用所述第二非功率晶体管。
在另一实现中，一种电路，包括：电荷泵电路，其包括：第一功率晶体管，其可由第一控制信号选择性激活以将相对较大量电流递送至第一电容器；第二功率晶体管，其可由第二控制信号选择性激活以将相对较大量电流从所述第一电容器递送至第二电容器；第三非功率晶体管，其与所述第一功率晶体管并联连接，并且可由第三控制信号选择性激活以将相对较少量的电流递送至所述第一电容器；第四非功率晶体管，其与所述第二功率晶体管并联连接，并且可由第四控制信号选择性激活以将相对较少量的电流从所述第一电容器递送至所述第二电容器；以及提升的电压输出，其耦合至所述第二电容器。电压感测电路感测所述提升的电压输出并生成感测的电压输出。比较电路将所述感测的电压输出与阈值电压进行比较。逻辑电路配置所述电荷泵响应于所述比较电路的输出而在第一操作模式和第二操作模式中操作。当所述比较未被满足时，所述第一操作模式启用所述第一和第二功率晶体管而禁用所述第三和第四非功率晶体管。如果所述比较被满足，则所述第二操作模式禁用所述第一和第二功率晶体管而启用所述第三和第四非功率晶体管。
附图说明
通过结合附图参考下述具体实施方式，可以获得本发明方法和设备的更全面理解，其中：
图1是现有技术负电荷泵电路的电路图；
图2是示出了用于图1的电荷泵电路的控制信号的时序图；
图3是用于具有电流保护的负电荷泵电路的电路示意图；
图4是示出了在正常操作模式期间，用于图3的电荷泵电路的控制信号的时序图；
图5是示出了在电流受限操作模式期间，用于图3的电荷泵电路的控制信号的时序图；
图6和图7是示出了电路在正常模式和电流受限模式之间切换的操作的时序图；
图8是用于在图5中使用的电压感测电路的一种实现的电路图；
图9是用在图5中使用以支持图6中所示操作的逻辑电路的一个实现的电路图；以及
图10是用在图5中使用以支持图7中所示操作的逻辑电路的另一实现的电路图。
具体实施方式
现在参考图3，其示出了用于具有电流保护的负电荷泵电路100的电路图。电路100以类似于图1中所示电路的方式进行配置。类似的附图标记表示相同或类似组件部分。未提供对这些组件的重复讨论。参考结合图1的前述讨论。
在图3中，第一MOS(功率)晶体管30在其栅极处接收第一控制信号C1’。第二MOS(功率)晶体管32在其栅极处接收第二控制信号C2’。在正常操作模式中，第一控制信号C1′是之前描述的第一控制信号C1，第二控制信号C2’是之前描述的第二控制信号C2。然而，在电流受限操作模式中，第一控制信号C1’和第二控制信号C2’被设置成截止或者禁用第一晶体管30和第二晶体管32的操作的电平(分别为高电平和低电平)。以下提供操作模式的进一步描述。
电路100进一步包括PMOS类型的第五(小型非功率)MOS晶体管130，其源极端子耦合到参考电压(Vdd)，其漏极端子耦合到第一电容器40(也称为飞电容器)的第一端子。由此，第五MOS晶体管130与第一MOS晶体管30并联连接。第五MOS晶体管130的栅极接收第五控制信号(C5)120。在正常操作模式中，第五控制信号C5被设置成截止或者禁用第五晶体管130的操作的(高)电平。然而，在电流受限操作模式中，第五控制信号C5是从第一控制信号C1推导出的(并且更具体地是，等于第一控制信号C1)，并且由此第五MOS晶体管130替代禁用的第一MOS晶体管30而参与到了提升操作中。
电路100还包括NMOS类型的第六(小型非功率)MOS晶体管132，其源极端子耦合到接地参考电压，其漏极端子耦合到第一电容器40(也称为飞电容器)的第一端子。由此，第六MOS晶体管132与第二MOS晶体管32并联连接。第六MOS晶体管132的栅极接收第六控制信号(C6)122。在正常操作模式中，第六控制信号C6被设置成截止或者禁用第六晶体管132的操作的(低)电平。然而，在电流受限操作模式中，第六控制信号C6是从第二控制信号C2推导出的(并且更具体地是，等于第二控制信号C2)，并且由此第六MOS晶体管132替代禁用的第二MOS晶体管32而参与到了提升操作中。
电路100进一步包括输出电压感测电路150。感测电路150跨过负载电容器46耦合在Vneg输出42和接地参考电压之间。电路150生成输出Vsense，该输出Vsense跟踪负向提升的输出42电压Vneg。由此，随着输出42电压Vneg向正向移动，输出Vsense也向正向移动。相反，随着输出42电压Vneg向负向移动，输出Vsense也向负向移动。
来自于电压感测电路150的输出Vsense被施加至比较器160的第一(例如，正向)输入。比较器160的第二(例如，负向)输入接收参考电压Vthreshold。当输出Vsense超过参考电压Vthreshold时，比较器160的输出162改变状态。此状态改变指示：输出42电压(即，负向提升的输出电压Vneg)异常(例如，太过正向)。
逻辑电路170对比较器160的输出162进行响应。在正常操作模式中，例如，当比较器160的输出指示输出42电压(即，负向提升的输出电压Vneg)正常时，逻辑电路170启用第一MOS(功率)晶体管30和第二MOS(功率)晶体管32的操作而禁用第五MOS(小型)晶体管130和第六MOS(小型)晶体管132的操作。第一(C1)控制信号20和第二(C2)控制信号22通过逻辑电路170进行门控，以作为施加至第一MOS(功率)晶体管30和第二MOS(功率)晶体管32的第一控制信号C1’和第二控制信号C2’。第一MOS(功率)晶体管30和第二MOS(功率)晶体管32相应地结合用于生成负向提升的输出电压Vneg的第一和第二操作阶段来操作。逻辑电路170进一步控制第五(C5)控制信号120和第六(C6)控制信号122，以提供栅极电压(分别为高电平和低电平)，以便截止第五MOS(小型)晶体管130和第六MOS(小型)晶体管132。
然而，在电流受限操作模式中，例如，当比较器160的输出指示输出42电压(即，负向提升的输出电压Vneg)异常时，逻辑电路170启用第五MOS(小型)晶体管130和第六MOS(小型)晶体管132的操作，而禁用第一MOS(功率)晶体管30和第二MOS(功率)晶体管32的操作。第一(C1)控制信号20和第二(C2)控制信号22通过逻辑电路170进行门控，以作为施加至第五MOS(小型)晶体管130和第六MOS(小型)晶体管132的第五(C5)控制信号120和第六(C6)控制信号122。第五MOS(小型)晶体管130和第六MOS(小型)晶体管132相应地结合用于生成负向提升的输出电压Vneg的第一和第二操作阶段来操作。逻辑电路170进一步控制第一(C1’)控制信号和第二(C2’)控制信号，以提供栅极电压(分别为高电平和低电平)，以便截止第一MOS(功率)晶体管30和第二MOS(功率)晶体管32。
逻辑电路170可以进一步生成供其它包括的电路(未示出)使用的警告输出信号180。当该逻辑电路已将电荷泵配置于电流受限操作模式中时，此警告输出信号180例如可以具有逻辑高状态。
现在参考图4，其给出示出了在正常操作模式期间，用于图3的电荷泵电路的控制信号的时序图。在第一操作阶段70期间，第一(C1’)控制信号20’和第三(C3)控制信号24导通第一和第三功率晶体管30和34。这样会对飞电容器40充电至参考电压Vdd。在此第一操作阶段，第一(C1’)控制信号20’处于低电平，而第三(C3)控制信号24处于高电平。第二(C2’)控制信号22’和第四(C4)控制信号26都处于低电平(由此，截止第二晶体管32和第四晶体管36)。第五(C5)控制信号和第六(C6)控制信号分别设置于高电平和低电平，以便禁用第五晶体管130和第六晶体管132。
在第二操作阶段72期间，第二(C2’)控制信号22’和第四(C4)控制信号26导通第二功率晶体管32和第四功率晶体管36。这样会对负载电容器46充电(其中飞电容器40的正极侧连接至负载电容器46的接地参考侧)，由此在输出42处产生负电压Vneg。在此第二操作阶段，第二(C2’)控制信号22’处于高电平，并且第四(C4)控制信号26处于高电平。第一(C1’)控制信号20’和第三(C3)控制信号24分别处于高电平和低电平(由此，截止第一晶体管30和第三晶体管34)。第五(C5)控制信号和第六(C6)控制信号分别被设置在高电平和低电平，以便禁用第五晶体管130和第六晶体管132。
连续地重复第一和第二阶段，以便将输出42提升到负电压Vneg＝-Vdd。然而，负载条件可能改变，输出42电压Vneg可能升高(变得更加正向)。这由电压感测电路150和比较器160进行感测。当感测到的电压Vsense超过了参考电压Vthreshold，则比较器160跳变(trip)。逻辑电路170通过从正常操作模式切换至电流受限操作模式来对此作出响应。
现在参考图5，其给出示出了在电流受限操作模式期间，用于图3的电荷泵电路的控制信号的时序图。在第一操作阶段70期间，第五(C5)控制信号120和第三(C3)控制信号24导通第五MOS(小型)晶体管130和第三功率晶体管34。这样由于第五MOS晶体管130的小尺寸，会以较小电流对飞电容器40充电至参考电压Vdd。在此第一操作阶段中，第五(C5)控制信号120处于低电平，而第三(C3)控制信号24处于高电平。第六(C6)控制信号122和第四(C4)控制信号26都处于低电平(由此，截止第六MOS(小型)晶体管132和第四晶体管36)。第一(C1’)控制信号和第二(C2’)控制信号分别设置于高电平和低电平，以便禁用第一晶体管30和第二晶体管32。
在第二操作阶段72期间，第六(C6)控制信号122和第四(C4)控制信号26导通第六MOS(小型)晶体管132和第四功率晶体管36。这样会对负载电容器46进行充电(其中飞电容器40的正极侧连接至负载电容器46的接地参考侧)，由此在输出42处产生负电压Vneg。在此第二操作阶段，第六(C6)控制信号122处于高电平，第四(C4)控制信号26也处于高电平。第五(C5)控制信号120和第三(C3)控制信号24分别处于高电平和低电平(由此截止第五晶体管130和第三晶体管34)。第一(C1’)控制信号和第二(C2’)控制信号分别设置于高电平和低电平，以便禁用第一晶体管30和第二晶体管32。
连续地重复第一和第二阶段，以便朝着负电压Vneg＝-Vdd的方向往回提升输出42。逻辑电路170包括定时器172，其由比较器160的跳变以及从正常操作模式到电流受限操作模式的移动来激活。逻辑电路170保持在电流受限操作模式，直到定时器172测量的时间段174(图6)超时为止。在该点，逻辑电路170从电流受限操作模式切换回正常操作模式。
此操作由图6的时序图示出。电路最初处于正常模式，并且由此晶体管30、32、34和36在控制信号C1’、C2’、C3和C4的控制下参与到了提升操作中。设置控制信号C5和C6以便截止(禁用)晶体管130和132。比较器160的输出162随后改变状态，因为已经感测到Vneg具有异常电压电平(变得过于正向；Vsense＞Vthreshold)。响应于此，启动定时器172，并且逻辑电路170转变到电流受限操作模式。在电流受限模式中，晶体管130、132、34和36在控制信号C5、C6、C3和C4的控制下参与到提升操作中。设置控制信号C1’和C2’以便截止(禁用)晶体管30和32。当不再满足比较Vsense＞Vthreshold时，提升操作还原到负电压输出电平Vneg，并且比较器160的输出162改变状态。当时间段174期满时，逻辑电路170转变回正常操作模式，其中晶体管30、32、34和36在控制信号C1’、C2’、C3和C4的控制下参与到提升操作(并且设置控制信号C5和C6以便截止(禁用)晶体管130和132)。
在备选实施方式中，逻辑电路170响应于比较器160输出(而不是定时器的计数)，在电流受限操作模式和正常操作模式之间切换。输出42电压的更加负向移动由电压感测电路150和比较器160来感测。当感测到的电压Vsense低于参考电压Vthreshold时，比较器160往回跳变。逻辑电路170通过从电流受限操作模式切换回正常操作模式而对此作出响应。应当理解，引起比较器输出跳变的Vthreshold转变并不必须相同。换言之，比较器160可以利用一定的迟滞量来操作。
此操作由图7的时序图示出。该电路最初处于正常模式，并且由此晶体管30、32、34和36在控制信号C1’、C2’、C3和C4的控制下参与提升操作。设置控制信号C5和C6以便截止(禁用)晶体管130和132。比较器160的输出162随后改变状态。响应于此，逻辑电路170转变到电流受限操作模式。在电流受限模式中，晶体管130、132、34和36在控制信号C5、C6、C3和C4的控制下参与提升操作。设置控制信号C1’和C2’以便截止(禁用)晶体管30和32。当不再满足比较Vsense＞Vthreshold时(优选地，利用某些迟滞效应)，提升操作恢复负电压输出电平Vneg，并且比较器160的输出162改变状态。逻辑电路170随后转变回正常操作模式，其中晶体管30、32、34和36在控制信号C1’、C2’、C3和C4的控制下参与提升操作(并且设置控制信号C5和C6以便截止(禁用)晶体管130和132)。
现在参照图8，其示出了用于电压感测电路150的一个实现的电路图。负电压Vneg输出42通过电阻器R1和PMOS晶体管M1的源极/漏极路径接地。按照类似于电流镜像的配置，PMOS晶体管M1的栅极连接至PMOS晶体管M3的栅极。PMOS晶体管M3的源极/漏极路径与NMOS晶体管M2的源极/漏极路径和电阻器R2串联连接。按照类似于电流镜像的配置，NMOS晶体管M2的栅极连接至NMOS晶体管M4的栅极。在PMOS晶体管M3的源极/漏极路径和NMOS晶体管M2的源极/漏极路径的串联互连处获取电压感测电路150的输出Vsense。输出电压Vsense依照下述等式，跟随负电压输出42处的输入电压Vneg：
Vsense＝Vdd-Vthn-(Vthp+Vneg)*R1/R2
现在参考图9，其示出了逻辑电路170的一个实现的电路图。比较器160的输出162在NAND门200的第一输入处被接收。NAND门200的另一输入接收时钟信号202。NAND门200的输出被施加至NOR门204的第一输入。NOR门204的第二输入接收禁用控制信号206。NOR门204的输出被施加至重置信号生成电路208的输入。
前述电路的操作如下：当满足Vthreshold比较时，比较器160的输出162变高。时钟信号202的下一高脉冲传递比较器输出信号，以作为从NAND门200输出的逻辑低信号。如果禁用控制信号206处于低电平时(即，该电路的操作被启用)，则NOR门204传递该信号，以作为逻辑高信号。重置生成电路208对NOR门204的逻辑高输出进行响应，以便产生逻辑低重置输出210。
继续图9的描述，重置生成电路208的输出210被施加至NOR门212的第一输入。NOR门212的第二输入接收选通信号CtrlN(待描述)。NOR门212的输出被施加至AND门214的第一输入。AND门214的第二输入接收上电复位(POR)信号。AND门214的输出被施加至定时器172的控制输入。定时器172生成第一选通信号CtrlN和第二选通信号CtrlP。当定时器172未计数时(即，未对时段174进行计时)，第一选通信号CtrlN是逻辑低，而第二选通信号CtrlP是逻辑高。相反，当定时器172进行计数时(即，对时段174进行计时)，第一选通信号CtrlN是逻辑高，而第二选通信号CtrlP是逻辑低。第一选通信号CtrlN被施加至第一复用器220的选通输入(输出第二(C2’)控制信号)和第二复用器222的选通输入(输出第六(C6)控制信号)。第二选通信号CtrlP被施加至第三复用器224的选通输入(输出第一(C1’)控制信号)和第四复用器226的选通输入(输出第五(C5)控制信号)。第一复用器220的第一输入接收逻辑低电平，第二输入接收第二(C2)控制信号。第二复用器222的第一输入接收第二(C2)控制信号，第二输入接收逻辑低电平。第三复用器224的第一输入接收第一(C1)控制信号，第二输入接收逻辑高电平。第四复用器226的第一输入接收逻辑高电平，第二输入接收第一(C1)控制信号。
前述电路的操作如下：当定时器172未计数时，第一选通信号CtrlN是逻辑低，而第二选通信号CtrlP是逻辑高。这对应于正常操作模式。利用处于逻辑低的第一选通信号CtrlN，第一复用器220传递第二控制信号(C2)到其输出，以产生第二控制信号C2’，而第二复用器222传递逻辑低信号以作为第六控制信号C6。利用处于逻辑高的第二选通信号CtrlP，第三复用器224传递第一控制信号(C1)到输出以产生控制信号C1’，而第四复用器226传递逻辑高信号以作为第五控制信号C5。这样，逻辑电路170产生信号C2’＝C2，C6＝逻辑低，C1’＝C1以及C5＝逻辑高。在此模式下，晶体管30、32、34和36在提升操作中起作用，以产生负输出Vneg＝-Vcc。
尽管第一选通信号CtrlN是逻辑低(因为定时器172并未计数)，但接收逻辑低重置脉冲输出210使得在NOR门212的输出处生成逻辑高信号。这样，当定时器172未计数时，比较器160的逻辑高输出162(当超过Vthreshold时)产生NOR门212的逻辑高输出。如果POR信号是逻辑高(指示POR已完成)并且NOR门212生成逻辑高输出(响应于比较器160的逻辑高输出162)，则AND门214的输出是逻辑高，其触发定时器172开始计数。在这点上，操作模式切换到电流受限操作模式。
当定时器172计数时(即，对时段174进行计时)，第一选通信号CtrlN是逻辑高，而第二选通信号CtrlP是逻辑低。因为第一选通信号CtrlN是逻辑高，所以NOR门212阻止比较器160的逻辑高输出162在NOR门212的输出处产生逻辑高信号。这避免了比较器160的时钟控制的逻辑高输出162会重置定时器172。
利用处于逻辑高的第一选通信号CtrlN，第一复用器220传递逻辑低信号以作为第二控制信号C2’，而第二复用器222传递第二控制信号(C2)到其输出以产生第六控制信号C6。利用处于逻辑低的第二选通信号CtrlP，第三复用器224传递逻辑高信号以作为第一控制信号C1’，而第四复用器226传递第一控制信号(C1)到输出以作为第五控制信号C5。这样，逻辑电路170产生信号C2’＝逻辑低、C6＝C2、C1’＝逻辑高、C5＝C1。在此模式中，晶体管130、132、34和36在提升操作中起作用，以产生负输出Vneg＝-Vcc。
当计数器172确定时间段174期满时，逻辑电路170转变回正常操作模式。如上所述，当在正常操作模式中时，第一选通信号CtrlN是逻辑低，而第二选通信号CtrlP是逻辑高。这使得响应于比较器160的逻辑高输出162，重新启用NOR门212以传递重置信号生成器208输出的信号210。处于逻辑低的第一选通信号CtrlN进一步控制第一复用器220和第二复用器222，以产生信号C2’＝C2和C6＝逻辑低。处于逻辑高的第二选择信号CtrlP进一步控制第三复用器224和第四复用器226，以产生信号C1’＝C1和C5＝逻辑高。在此模式中，晶体管30、32、34和36在提升操作中起作用，以产生负输出Vneg＝-Vcc。
针对警告输出信号180，存在多种可用于生成此信号的备选方案。在一个实施方式中，当操作模式从正常切换到电流受限时，定时器172生成警告输出信号180。在另一实施方式中，警告输出信号是选通信号CtrlN或CtrlP的状态，或由选通信号CtrlN或CtrlP的状态触发。
现在参考图10，其中示出了逻辑电路170的另一实现的电路图。在此实现中，比较器160是迟滞比较器。用于此比较器160的两个跳变点是相对于单个参考电压Vthreshold而设置的。应当理解，如果需要的话，比较器160可以备选地接收第一和第二参考电压，以用于定义跳变点。
当Vsense小于用于第一跳变点的参考电压时，比较器160的输出是逻辑低。这对应于正常操作模式，其中第一选通信号CtrlN是逻辑低，而第二选通信号CtrlP是逻辑高。利用处于逻辑低的第一选通信号CtrlN，第一复用器220传递第二控制信号(C2)到其输出以产生第二控制信号C2’，而第二复用器222传递逻辑低信号到其输出以产生第六控制信号C6。利用处于逻辑高的第二选通信号CtrlP，第三复用器224传递第一控制信号(C1)到输出以作为第一控制信号C1’，而第四复用器226传递逻辑高信号以作为第五控制信号C5。由此，逻辑电路170产生信号C2’＝C2、C6＝逻辑低、C1’＝C1以及C5＝逻辑高。在此模式中，晶体管30、32、34和36在提升操作中起作用，以便产生负输出Vneg＝-Vcc。
当Vsense超过用于第一跳变点的参考电压时，比较器160的输出是逻辑高。这对应于电流受限操作模式，其中第一选通信号CtrlN是逻辑高，而第二选通信号CtrlP是逻辑低。利用处于逻辑高的第一选通信号CtrlN，第一复用器220传递逻辑低信号以作为第二控制信号C2’，而第二复用器222传递第二控制信号(C2)到其输出以产生第六控制信号C6。利用处于逻辑低的第二选通信号CtrlP，第三复用器224传递逻辑高信号以作为第一控制信号C1’，而第四复用器226传递第一控制信号(C1)到其输出以作为第五控制信号C5。这样，逻辑电路170产生信号C2’＝逻辑低、C6＝C2、C1’＝逻辑高以及C5＝C1。在此模式中，晶体管130、132、34和36在提升操作中起作用，以产生负输出Vneg＝-Vcc。
当Vsense小于用于第二(迟滞)跳变点的参考电压时，比较器160的输出是逻辑低。这对应于正常操作模式，其中第一选通信号CtrlN是逻辑低，第二选通信号CtrlP是逻辑高。如上所述，在正常操作模式中，逻辑电路170产生信号C2’＝C2、C6＝逻辑低、C1’＝C1以及C5＝逻辑高。在此模式中，晶体管30、32、34和36在提升操作中起作用，以产生负输出Vneg＝-Vcc。
尽管前文讨论强调的是电荷泵的正常工作操作环境中的操作，但是应当理解，在此描述的切换操作同样适用于加电(power-up)。由此，逻辑电路170可以被配置为响应于加电状况首先进入电流受限操作模式。仅当加电完成并且负输出电压Vneg达到正常状态之后，逻辑电路170才切换到正常操作模式。
在一个实施方式中，在此描述的电荷泵用于为音频放大器应用生成负电源电压Vneg。在此操作中，不期望利用响应于加载的大电流(即，正常模式)来提升，大电流会使得Vneg变得更正向。针对此的一个原因在于：正常模式提升会引起大量瞬变电流，其对于音频放大器的输出开关MOS晶体管和金属连接是有害的。另外，当利用大电流来提升Vneg时，不能保证不受闩锁影响。所以，优选的是用较慢提升来取代，从而提供了Vneg朝着-Vdd方向的柔和恢复。
尽管在附图中示出了本发明方法和设备的优选实施方式并在上文的具体实施方式中进行了描述，但是应当理解，本发明并不限于所公开的实施方式，而是能够有很多重新布置、改进和替换，而不会脱离在所附权利要求中给出并定义的本发明的精神。

Claims (19)

1.一种电路，包括：
电荷泵电路，其包括功率晶体管M1，所述功率晶体管M1由第一控制信号选择性激活以将相对较大量电流递送至电容器，所述电荷泵电路进一步包括与所述功率晶体管M1并联连接的非功率晶体管M2，所述非功率晶体管M2由第二控制信号选择性激活以将相对较少量电流递送至所述电容器，所述电荷泵电路包括提升的电压输出；
电压感测电路，其被耦合以感测所述提升的电压输出并生成感测的电压输出；
比较电路，其被配置用于将所述感测的电压输出与阈值电压进行比较；
逻辑电路，其被耦合以接收所述比较电路的输出，所述逻辑电路被配置用于：如果未满足所述比较，则启用所述功率晶体管M1而禁用所述非功率晶体管M2，所述逻辑电路进一步被配置用于：如果满足所述比较，则禁用所述功率晶体管M1而启用所述非功率晶体管M2；
其中所述逻辑电路进一步包括定时器，响应于满足所述比较，所述定时器开始对时间段进行计数，其中所述逻辑电路禁用所述功率晶体管M1而启用所述非功率晶体管M2，所述逻辑电路进一步被配置用于：当所述时间段期满时，启用所述功率晶体管M1而禁用所述非功率晶体管M2。
2.根据权利要求1所述的电路，其中所述电容器是所述电荷泵电路的飞电容器。
3.根据权利要求1所述的电路，其中所述电容器是所述电荷泵电路的负载电容器。
4.根据权利要求1所述的电路，其中所述电荷泵电路是负电荷泵。
5.根据权利要求1所述的电路，其中所述第一控制信号和所述第二控制信号是非重叠振荡信号的一段，当所述功率晶体管M1被启用时，所述逻辑电路选择性地将所述非重叠振荡信号传递至所述功率晶体管M1；当所述非功率晶体管M2被启用时，所述逻辑电路选择性地将所述非重叠振荡信号传递至所述非功率晶体管M2。
6.根据权利要求1所述的电路，其中所述比较电路是迟滞比较器，所述逻辑电路进一步被配置用于：如果随后并未满足包括一迟滞量的比较，则启用所述功率晶体管M1而禁用所述非功率晶体管M2。
7.一种用于电流保护的方法，包括：
利用电荷泵电路将输出提升至提升的电压电平，其中提升包括：通过将相对较大量电流递送到电容器的功率晶体管M1或者将相对较少量电流递送至所述电容器的非功率晶体管M2，来选择性地将电流递送至所述电容器；
感测所述提升的电压电平，并生成感测的电压输出；
将所述感测的电压输出与阈值电压进行比较；
如果未满足所述比较，则启用所述功率晶体管M1而禁用所述非功率晶体管M2；以及
如果满足所述比较，则禁用所述功率晶体管M1而启用所述非功率晶体管M2；
还包括响应于满足所述比较，开始对时间段进行计时，其中所述功率晶体管M1被禁用而所述非功率晶体管M2被启用，并且进一步包括：当所述时间段期满时，启用所述功率晶体管M1而禁用所述非功率晶体管M2。
8.根据权利要求7所述的方法，其中所述电容器是所述电荷泵电路的飞电容器。
9.根据权利要求7所述的方法，其中所述电容器是所述电荷泵电路的负载电容器。
10.根据权利要求7所述的方法，其中所述提升的电压电平是负电压电平。
11.根据权利要求7所述的方法，其中比较包括与迟滞进行比较，以及进一步包括：如果随后未满足包括一迟滞量的所述比较，则启用所述功率晶体管M1而禁用所述非功率晶体管M2。
12.一种电路，包括：
电荷泵电路，包括：
功率晶体管M1，其由第一控制信号选择性激活以将相对较大量电流递送至第一电容器；
功率晶体管M2，其由第二控制信号选择性激活以将相对较大量电流从所述第一电容器递送至第二电容器；
非功率晶体管M3，其与所述功率晶体管M1并联连接，并且由第三控制信号选择性激活以将相对较少量的电流递送至所述第一电容器；
非功率晶体管M4，其与所述功率晶体管M2并联连接，并且由第四控制信号选择性激活以将相对较少量的电流从所述第一电容器递送至所述第二电容器；以及
提升的电压输出，其耦合至所述第二电容器；
电压感测电路，其被耦合以感测所述提升的电压输出并生成感测的电压输出；
比较电路，其被配置以将所述感测的电压输出与阈值电压进行比较；
逻辑电路，其被耦合以配置所述电荷泵电路响应于所述比较电路的输出而在第一操作模式和第二操作模式中操作，当未满足所述比较时，所述第一操作模式启用所述功率晶体管M1和所述功率晶体管M2而禁用所述非功率晶体管M3和所述非功率晶体管M4；如果满足所述比较，则所述第二操作模式禁用所述功率晶体管M1和所述功率晶体管M2而启用所述非功率晶体管M3和所述非功率晶体管M4；
其中所述逻辑电路进一步包括定时器，所述定时器在所述第二操作模式被启用时开始对时段进行计数，所述逻辑电路进一步被配置用于：当所述时段期满时，从所述第二操作模式返回到所述第一操作模式。
13.根据权利要求12所述的电路，其中所述第一电容器是所述电荷泵电路的飞电容器，而所述第二电容器是所述电荷泵电路的负载电容器。
14.根据权利要求12所述的电路，其中所述电荷泵电路是负电荷泵。
15.根据权利要求12所述的电路，其中所述比较电路是迟滞比较器，所述逻辑电路进一步被配置用于：如果随后未满足包括一迟滞量的所述比较，则从所述第二操作模式返回到所述第一操作模式。
16.根据权利要求12所述的电路，其中所述逻辑电路进一步被配置用于：如果随后未满足所述比较，则从所述第二操作模式返回到所述第一操作模式。
17.根据权利要求12所述的电路，其中所述第一控制信号和所述第三控制信号是非重叠振荡信号的一段，当所述功率晶体管M1在所述第一操作模式中被启用时，所述逻辑电路选择性地将所述非重叠振荡信号传递至所述功率晶体管M1；当所述非功率晶体管M3在所述第二操作模式中被启用时，所述逻辑电路选择性地将所述非重叠振荡信号传递至所述非功率晶体管M3。
18.根据权利要求12所述的电路，其中所述第二控制信号和所述第四控制信号是非重叠振荡信号的一段，当所述功率晶体管M2在第一操作模式中被启用时，所述逻辑电路选择性地将所述非重叠振荡信号传递至所述功率晶体管M2；当所述非功率晶体管M4在所述第二操作模式中被启用时，所述逻辑电路选择性地将所述非重叠振荡信号传递至所述非功率晶体管M4。
19.根据权利要求12所述的电路，其中所述第一控制信号、所述第二控制信号、所述第三控制信号和所述第四控制信号是非重叠振荡信号的一段，当所述功率晶体管M1和所述功率晶体管M2在第一操作模式中被启用时，所述逻辑电路选择性地将所述非重叠振荡信号传递至所述功率晶体管M1和所述功率晶体管M2；当所述非功率晶体管M3和所述非功率晶体管M4在所述第二操作模式中被启用时，所述逻辑电路选择性地将所述非重叠振荡信号传递至所述非功率晶体管M3和所述非功率晶体管M4。
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