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Hintergrund
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Gebiet der Erfindung
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Die vorliegende Erfindung betrifft Speichervorrichtungen, die Leseverstärker verwenden, und insbesondere Leseverstärker, die Speicherzellenwerte basierend auf unterschiedlichen Messungen des Widerstands bestimmen und verstärken.
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Beschreibung des Stands der Technik
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Elektronische Speicheranordnungen können beispielsweise kapazitive Speicherelemente verwenden, um Ladungen zur Darstellung von Datenbits zu speichern, oder Speicheranordnungen können in einem anderen Beispiel den elektrischen Widerstand der Speicherzellen verändern. Diese resistiven nichtflüchtigen Speicherstrukturen (NVM-Strukturen) bieten Vorteile wie eine hohe Geschwindigkeit, einen geringen Energieverbrauch, Nichtflüchtigkeit und einen geringen Flächenverbrauch.
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Eine magnetische Direktzugriffsspeicher (MRAM) -Anordnung ist eine beispielhafte resistive NVM-Anordnung. Eine MRAM-Anordnung umfasst MRAM-Zellen, die in Spalten und Zeilen angeordnet sind. Eine einfache MRAM-Zelle umfasst einen einzelnen Feldeffekttransistor (FET) (z. B. einen Feldeffekttransistor vom n-Typ (NFET)) und einen einzelnen variablen Widerstand und insbesondere einen einzelnen magnetischen Tunnelkontakt (MTK). Der FET und der MTK sind zwischen einer Sourceleitung und einer Bitleitung in Reihe geschaltet, wobei das Gate des FET durch den Zustand einer Wortleitung gesteuert wird. Ein MTK ist eine Mehrschichtstruktur und umfasst eine feste ferromagnetische Schicht (auch als fixierte Schicht bezeichnet) und eine schaltbare ferromagnetische Schicht (auch als freie Schicht bezeichnet), die durch eine dünne dielektrische Schicht (z. B. eine dünne Oxidschicht) getrennt sind.
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Abhängig von den Vorspannungsbedingungen, die während eines Schreibvorgangs eingesetzt werden, zeigt der variable Widerstand vom MTK-Typ entweder einen niedrigen Widerstand (RI) oder einen hohen Widerstand (Rh). Insbesondere kann während eines Schreibvorgangs eine hohe Spannung (VDD) an die Wortleitung und die Bitleitung angelegt werden. Die Sourceleitung kann mit Masse verbunden sein. In diesem Fall fließt ein Strom von der Bitleitung zur Sourceleitung, so dass die freie Schicht in einen parallelen Zustand (auch als Zustand mit niedrigem Widerstand bezeichnet) umschaltet (oder diesen beibehält), wodurch ein logischer Wert von „0“ in der STT-MRAM-Zelle gespeichert wird. Alternativ kann VDD an die Wortleitung angelegt werden und die Sourceleitung und die Bitleitung können mit Masse verbunden sein. In diesem Fall fließt ein Strom von der Sourceleitung zur Bitleitung, so dass die freie Schicht in den antiparallelen Zustand (auch als Zustand mit hohem Widerstand bezeichnet) umschaltet (oder diesen beibehält), wodurch ein logischer Wert von „1“ in der STT-MRAM-Zelle gespeichert wird.
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Während einer Leseoperation wird VDD an die Wortleitung angelegt, eine niedrige positive Spannung (VREAD) wird an die Bitleitung angelegt und die Sourceleitung wird mit Masse verbunden. In diesem Fall wird der parallele Zustand / Zustand mit niedrigem Widerstand (z. B. eine logische „0“) durch eine niedrige Spannung auf der Bitleitung angezeigt und es wird ein antiparalleler Zustand / Zustand mit hohem Widerstand (z. B. eine logische „1“) durch eine hohe Spannung auf der Bitleitung angezeigt. Um festzustellen, ob in der Speicherzelle ein niedriger oder ein hoher Wert vorhanden ist, wird ein Leseverstärker (SA) eingesetzt, um die Spannung (Vbit) auf der Bitleitung mit einer Vergleichsspannung (Vref) zu vergleichen, die von einer Referenzzelle geliefert wird. Die Referenzzelle ist so ausgelegt, dass sie eine Vref erzeugt, die zwischen der niedrigen Spannung und der hohen Spannung liegt. Eine Fehlabgleich zwischen den Transistoren der Elemente, die Vref und Vbit erzeugen, kann jedoch zu ungenauen Ergebnissen führen. Diese ungenauen Ergebnisse können durch die Verwendung von größeren Komponenten für eine Multipfad-Schaltung behoben werden. Die Verwendung von größeren und langsameren Komponenten zur Einführung von Widerstandswerten mit einer geringen Fehlanpassung erhöht jedoch die Größe, die Kosten, den Energieverbrauch usw. und verringert die Betriebsgeschwindigkeit.
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Andere resistive NVM-Anordnungen umfassen in ähnlicher Weise Speicherzellen mit variablen Widerständen, die während eines Schreibvorgangs so programmiert werden können, dass sie entweder einen niedrigen Widerstand oder einen hohen Widerstand aufweisen. Diese Vorrichtungen leiden jedoch in ähnlicher Weise unter Leseproblemen. Diese anderen resistiven NVM-Anordnungen umfassen beispielsweise Phase-change RAM-Anordnungen (PCAM-Anordnungen) und resistive RAM-Anordnungen (RRAM-Anordnungen).
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Zusammenfassung
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Hinsichtlich dieser Probleme stellt diese Beschreibung Speichervorrichtungen vor, die (unter anderen Komponenten) eine globale Vorspannungsschaltung, einen Leseverstärker, der zur Verbindung mit der globalen Vorspannungsschaltung ausgelegt ist, und eine Speicheranordnung umfasst, die zur Verbindung mit dem Leseverstärker ausgelegt ist.
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Genauer umfasst der Leseverstärker (unter anderen Komponenten) einen ersten Kondensator, ein Paar von komplementären Transistoren (die zur Verbindung mit dem ersten Kondensator, mit einer Referenzwiderstandsvorrichtung innerhalb der Speicheranordnung oder im Leseverstärker und mit einer Speicherzelle innerhalb der Speicheranordnung ausgelegt sind), einen verstärkenden Komparator, der zur Verbindung mit dem Paar von komplementären Transistoren ausgelegt ist, und einen zweiten Kondensator, der zur Verbindung mit dem Komparator ausgelegt ist.
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Diese Leseverstärker umfassen auch viele Schalter, von denen einige einen globalen Schalter aufweisen, der ausgelegt ist, um den ersten Kondensator mit der globalen Vorspannungsschaltung zu verbinden, um zu bewirken, dass die globale Vorspannungsschaltung den ersten Kondensator auf eine Vorladespannung lädt, einen ersten Einstellschalter, der ausgelegt ist, um den ersten Kondensator mit dem Paar von komplementären Transistoren zu verbinden, nachdem der erste Kondensator auf die Vorladespannung geladen wurde, und ein Multiplexer, der ausgelegt ist, um die Referenzwiderstandsvorrichtung mit dem Paar von komplementären Transistoren zu verbinden, nachdem der erste Kondensator auf die Vorladespannung geladen wurde. Der Leseverstärker weist auch zusätzliche Schalter auf, die ausgelegt sind, um mindestens einen Transistor des komplementären Transistorpaars und mindestens einen Transistor des Komparators gleichzeitig vorzuladen, während die globale Vorspannungsschaltung den ersten Kondensator auf die Vorladespannung lädt.
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Das Paar von komplementären Transistoren ist ausgelegt, um eine erste Bitspannung (basierend auf der Vorladespannung und einem Referenzwiderstand der Referenzwiderstandsvorrichtung) zu erzeugen, wenn das Paar von komplementären Transistoren mit dem ersten Kondensator und der Referenzwiderstandsvorrichtung verbunden ist. Außerdem ist im Leseverstärker ein zweiter Einstellschalter bereitgestellt. Der zweite Einstellschalter ist ausgelegt, um den Komparator mit dem zweiten Kondensator zu verbinden, um zu bewirken, dass der Komparator den zweiten Kondensator basierend auf der ersten Bitspannung auf eine Vergleichsspannung lädt. Genauer weist der Komparator auch ein (zweites) Paar von komplementären Transistoren auf, und der zweite Einstellschalter verbindet einen Transistor des zweiten Paares von komplementären Transistoren mit dem zweiten Kondensator, wenn der zweite Kondensator auf die Vergleichsspannung geladen wird.
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Diese Schalter sind so einstellbar, dass das Paar von komplementären Transistoren so ausgelegt ist, dass es gleichzeitig die erste Bitspannung erzeugt, während der Komparator den zweiten Kondensator auf die Vergleichsspannung lädt. Der zweite Einstellschalter ist auch dazu ausgelegt, das Paar von komplementären Transistoren vom Komparator zu trennen, nachdem der zweite Kondensator auf die Vergleichsspannung geladen wurde.
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Der Multiplexer ist ausgelegt, um die Referenzwiderstandsvorrichtung von dem Paar von komplementären Transistoren selektiv zu trennen und eine der Speicherzellen mit dem Paar von komplementären Transistoren selektiv zu verbinden, nachdem der zweite Kondensator auf die Vergleichsspannung geladen wurde. Wenn das Paar von komplementären Transistoren mit dem ersten Kondensator und dieser Speicherzelle verbunden wird, ist das Paar von komplementären Transistoren ausgelegt, um eine Zellenbitspannung basierend auf der Vorladespannung und dem Widerstand der Speicherzelle zu erzeugen. Der Komparator ist angepasst, um die Zellenbitspannung mit der Vergleichsspannung zu vergleichen und das Ergebnis zur Erzeugung eines verstärkten Speicherzellenwertes zu verstärken.
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Sobald die zuvor erwähnte (z. B. erste) Speicherzelle gelesen wurde, wird der Multiplexer angepasst, um das Paar von komplementären Transistoren mit anderen Speicherzellen (z. B. einer zweiten Speicherzelle, einer dritten Speicherzelle usw.) innerhalb der Speicheranordnung selektiv zu verbinden. Das Paar von komplementären Transistoren ist dann dazu ausgelegt, eine Bitspannung der „zweite“ Zellen basierend auf der Vorladespannung und dem Widerstand der zweiten Speicherzelle zu erzeugen. Dies geschieht, bevor die Vorladespannung vom ersten Kondensator entladen wird. Der Komparator ist in ähnlicher Weise dazu ausgelegt, die Bitspannung der zweiten Zelle mit der Vergleichsspannung zu vergleichen und das Ergebnis zu verstärken, um einen verstärkten zweiten Speicherzellenwert zu erzeugen, auch bevor die Vorladespannung vom zweiten Kondensator entladen wird. Mit anderen Worten ist das Paar von komplementären Transistoren angepasst, um die Bitspannung der zweiten Zelle im selben Lesezyklus zu erzeugen, in dem die Bitspannung der ersten Zelle erzeugt wird (und bevor zusätzliche Zyklen auftreten, die den ersten Kondensator laden). In ähnlicher Weise ist der Komparator angepasst, um den verstärkten zweiten Speicherzellenwert in demselben Lesezyklus zu erzeugen, in dem der erste Speicherzellenwert erzeugt wird (und auch bevor zusätzliche Zyklen auftreten, die den zweiten Kondensator laden).
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Figurenliste
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Die Ausführungsformen hierin sind aus der folgenden detaillierten Beschreibung unter Bezugnahme auf die Zeichnungen leichter verständlich, die nicht notwendigerweise maßstabsgetreu gezeichnet sind und in denen:
- 1 eine schematische Darstellung ist, die eine Speichervorrichtung mit einer Speicheranordnung gemäß den hierin enthaltenen Ausführungsformen darstellt;
- 2A - 2B schematische Darstellungen sind, die Speicherzellen gemäß Ausführungsformen hierin darstellen; und
- 3 - 4D schematische Darstellungen sind, die eine globale Vorspannungsschaltung und einen Leseverstärker gemäß Ausführungsformen hierin darstellen.
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Detaillierte Beschreibung
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Wie bereits erwähnt, stellen resistive nichtflüchtige Speicherstrukturen (NVM-Strukturen) aufgrund von Vorteilen wie hohe Geschwindigkeit, niedriger Energieverbrauch, Nichtflüchtigkeit und potenziell geringer Flächenverbrauch einen geeigneten Ersatz für andere On-Chip-Speicheranordnungen dar. Bei Leseverstärkern, die mit solchen Bauelementen verwendet werden, kann jedoch eine Fehlanpassung zwischen den Transistoren von Elementen, die Referenzwerte und Speicherzustände erzeugen, zu ungenauen Ergebnissen führen. Diese ungenauen Ergebnisse können durch die Verwendung von größeren Bauelementen für eine Multipfad-Schaltung gemildert werden; die Verwendung von größeren und langsameren Bauelementen zur Einführung von Widerstandswerten mit weniger Fehlanpassungen kann jedoch die Größe, die Kosten, den Energieverbrauch usw. erhöhen und die Betriebsgeschwindigkeit verringern.
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1 ist eine schematische Darstellung, die eine beispielhafte Speichervorrichtung 100 mit einer resistiven NVM-Anordnung 106 mit in Spalten und Zeilen angeordneten Speicherzellen 110 darstellt. Jede Speicherzelle 110 kann zwischen einer Sourceleitung 122 und einer Bitleitung 121 in Reihe geschaltet sein. Der variable Widerstand von jeder Speicherzelle 110 kann so konfiguriert sein, dass er selektiv entweder einen niedrigen Widerstand (RI) oder einen hohen Widerstand (Rh) aufweist, je nach den während eines Schreibvorgangs verwendeten Vorspannungsbedingungen. Die resistive NVM-Anordnung 106 kann z.B. eine Spin-Transfer-Torque-MRAM-Anordnung (STT-MRAM-Anordnung) sein und jede STT-MRAM-Zelle kann einen einzelnen Feldeffekttransistor (z.B. einen Feldeffekttransistor vom n-Typ (NFET)) 111 und einen einzelnen magnetischen Tunnelkontakt (MTK) 115 (der als variabler Widerstand fungiert) aufweisen, die zwischen der Sourceleitung 122 und der Bitleitung 121 in Reihe geschaltet sind. Darstellungsgemäß sind alle Speicherzellen 110 in derselben Spalte mit derselben Sourceleitung 122 und derselben Bit-Leitung 121 verbunden. Außerdem weisen alle Speicherzellen 110 in derselben Zeile Transistor-Gates auf, die durch dieselbe Wortleitung 123 gesteuert werden.
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Die 2A-2B zeigen eine weitere beispielhafte STT-MRAM-Zelle 110 mit dem MTK 115 entsprechend in einem parallelen Zustand / Zustand mit niedrigem Widerstand und in einem antiparallelen Zustand / Zustand mit hohem Widerstand. Genauer gesagt ist der MTK 115 unter Bezugnahme auf 1 in Kombination mit den 2A - 2B eine Mehrschichtstruktur, die eine feste ferromagnetische Schicht 112 (auch als Pinning-Schicht bezeichnet) und eine schaltbare ferromagnetische Schicht 114 (auch als freie Schicht bezeichnet) umfasst, die durch eine dünne dielektrische Schicht 113 (z.B. eine dünne Oxidschicht) getrennt sind. Im Standby-Modus sind die Wortleitung, die Bitleitung und die Sourceleitung jeweils mit Masse verbunden. Während eines Schreibvorgangs kann der MTK abhängig von den verwendeten Vorspannungsbedingungen entweder einen niedrigen oder einen hohen Widerstand aufweisen. Insbesondere kann während eines Schreibvorgangs eine hohe positive Spannung (VDD) an die Wortleitung und die Bitleitung angelegt werden und die Sourceleitung kann mit Masse verbunden sein. In diesem Fall fließt ein Strom von der Bitleitung zur Sourceleitung, so dass die freien Schichten in den parallelen Zustand (auch als Zustand mit niedrigem Widerstand bezeichnet) wechseln (oder diesen beibehalten), wodurch ein logischer Wert von „0“ in der STT-MRAM-Zelle gespeichert wird (wie in 2A dargestellt ist).
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Alternativ kann VDD auf die Wortleitung und die Sourceleitung angewendet werden, und die Bitleitung kann mit Masse verbunden sein. In diesem Fall fließt ein Strom von der Sourceleitung zur Bitleitung, so dass die freie Schicht in den antiparallelen Zustand (auch als Zustand mit hohem Widerstand bezeichnet) wechselt (oder diesen beibehält), wodurch ein logischer Wert von „1“ in der STT-MRAM-Zelle gespeichert wird (wie in 2B dargestellt ist). In einem Lesevorgang wird VDD an die Wortleitung angelegt, eine relativ niedrige Lesespannung (VREAD) wird an die Bitleitung angelegt und die Sourceleitung wird mit Masse verbunden. In diesem Fall wird ein paralleler Zustand / Zustand mit niedrigem Widerstand (z.B. eine logische „0“) durch eine niedrige Spannung auf der Bitleitung angezeigt und ein antiparalleler Zustand / Zustand mit hohem Widerstand (z.B. eine logische „1“) wird durch eine hohe Spannung auf der Bitleitung angezeigt.
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Um zu erkennen, ob an der Bitleitung eine niedrige oder eine hohe Spannung anliegt, wird ein Leseverstärker (SA) 131 für jede Spalte eingesetzt, um die Spannung (Vbit) auf der Bitleitung mit einer gespeicherten Vergleichsspannung (Vref) zu vergleichen. Es ist zu beachten, dass, wie unten erläutert, jeder der Leseverstärker 131 ein Multiplexer ist, der mit vielen Bitleitungen 121 verbunden ist, so dass jeder Leseverstärker 131 den Zustand von vielen Spalten von Speicherzellen bestimmen kann. Element 150 ist eine globale Vorspannungsvorrichtung, die von jedem der Leseverstärker 131 verwendet wird, um die lokale Vorspannung einzustellen. Eine globale Vorspannungsvorrichtung 150 kann alle Leseverstärker 131 bedienen oder es können viele globale Vorspannungsvorrichtungen 150 im Speicherbaustein bereitgestellt sein.
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Wie oben erwähnt, können die Transistoren, die den Speicherzustandsauswertungsvorgang durchführen, innerhalb der Leseverstärker oft Herstellungsabweichungen aufweisen, was zu einer Fehlanpassung zwischen diesen Transistoren und einem entsprechenden inkonsistenten Vergleichsvorgang führen kann. Aus diesem Grund führen einige Leseverstärker entweder aufwändige Kalibrierungsvorgänge durch oder verwenden skalierbare Vorrichtungen, um solche Fehlanpassungen bei Vorrichtungen zu verringern. Kalibrierungsvorgänge können jedoch die Betriebsgeschwindigkeit verlangsamen und zusätzliche Schaltungselemente erfordern. Größere Vorrichtungen können nachteilig längere Vorspannungseinstellungs- und Datenerfassungsvorgänge aufweisen, wodurch die Leseverstärker verlangsamt, der Stromverbrauch erhöht, die Größe von Vorrichtungen vergrößert wird usw.
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Angesichts dieser Probleme verwenden die Leseverstärker 131 innerhalb der beschriebenen Vorrichtungen erneut dieselben Elemente, um die Referenzvorrichtung und die Speicherzellen zu bewerten. Daher verwenden die Leseverstärker hierin einen einzigen Lesepfad (verwenden die gleichen Schaltungsvorrichtungen, um den Referenzwiderstand und den Datenwiderstand zu bestimmen). Dadurch wird die Fehlanpassung vermieden, die auftreten kann, wenn ein Pfad (Satz von Komponenten) im Leseverstärker zur Einstellung der aus dem Referenzwiderstand resultierenden Vorspannung verwendet wird und ein anderer Pfad (anderer Satz von Komponenten) zur Berechnung von einer aus dem Speicherzellenwiderstand resultierenden Bitspannung verwendet wird. Mit anderen Worten, da der gleiche Pfad (die exakt gleichen Schaltungselemente) sowohl zur Durchführung der Vorspannungseinstellung als auch der Datenleseoperationen verwendet wird, kann es keine Fehlanpassung zwischen Bauelementen in verschiedenen Pfaden geben. Dadurch können weniger Bauteile verwendet werden und diese Komponenten sind kleinere Vorrichtungen mit geringerem Energieverbrauch, die mit höherer Geschwindigkeit arbeiten.
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Darüber hinaus stellen die Vorrichtungen hierin die Vorspannung aller Komparatorelemente gleichzeitig ein (wiederum weil in diesen Leseverstärkern 131 nur ein einziger Pfad bereitgestellt ist), was die Betriebsgeschwindigkeit im Vergleich zu Vorrichtungen erhöht, die die Vorspannung von verschiedenen Pfaden in getrennten Vorgängen einstellen. Ferner dimensionieren die Vorrichtungen hierin die Kondensatoren derart, dass ermöglicht wird, dass mehrere Speicherelemente für jeden Vorspannungseinstellungsvorgang gelesen werden können, was die Geschwindigkeit erhöht und den Energieverbrauch reduziert, indem die Anzahl von Vorspannungsvorgängen pro gelesenem Datenbit reduziert wird.
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Genauer stellt 3 einige relevante Komponenten der hier verwendeten Leseverstärker 131, globalen Vorspannungsschaltungen 150 und Speicheranordnungen 106 dar. Diese Anordnungen von Komponenten sind lediglich beispielhaft und die Ansprüche unten sollen andere Anordnungen, andere Komponentenkonfigurationen usw. umfassen, die dieselben Funktionen in der gleichen Weise ausführen.
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Diese Leseverstärkervorrichtungen 131 umfassen (unter anderen Komponenten) einen ersten Kondensator C0, ein Paar von komplementären Transistoren P1, N1 (das zur Verbindung mit dem ersten Kondensator C0, mit einer Referenzwiderstandsvorrichtung 108 innerhalb der Speicheranordnung 106 und mit einer Speicherzelle 110 innerhalb der Speicheranordnung 106 über einen Multiplexer 152 ausgelegt ist), einen Komparator P2, N2, der zur Verbindung mit dem Paar von komplementären Transistoren P1, N1 ausgelegt ist (und der durch den Transistor NS gegen Masse gepuffert ist), und einen zweiten Kondensator C1, der zur Verbindung mit dem Komparator P2, N2 ausgelegt ist.
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Diese Leseverstärker 131 umfassen auch viele Schalter (von denen einige als Schalter S1-S8 dargestellt sind und die alle in 3 als offen (nicht leitend) dargestellt sind). Die Schalter S2-S4 und S5-S8 verbinden z.B. die Gates/Basen der verschiedenen Transistoren P1, N2, NS usw. mit Spannungsversorgungen, Masse, anderen Vorrichtungen usw., wenn sie geschlossen (leitend) sind. Außerdem kann die globale Vorspannungsschaltung 150 einen Schalter S1 umfassen, der mit dem/den Leseverstärker(n) 131 verbunden ist. Bei diesen Schaltern kann es sich je nach Designwahl um einfache Ein/Aus-Transistoren, komplementäre Transistorpaare, Dioden usw. handeln.
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3 zeigt auch, dass die globale Vorspannungsschaltung 150 ein Paar von globalen komplementären Transistoren PG, NG aufweist, die mit einer globalen Widerstandsvorrichtung RG verbunden ist. Die globale Widerstandsvorrichtung RG (in Kombination mit einer Programmierleitung Vpnr für eine Leseklemmspannung) steuert das Paar von globalen komplementären Transistoren PG, NG, um eine globale Referenzspannung Vrefg bereitzustellen, die an die Leseverstärker 131 angelegt wird, wenn der globale Schalter S1 geschlossen ist. Gemäß der Darstellung in 4A (was hier als „Leerlaufphase“ oder „globale Vorspannungseinstellungsphase“ bezeichnet wird) wird beim Schließen des globalen Schalters S1 der erste Kondensator C0 mit der globalen Vorspannungsschaltung 150 verbunden, um die globale Vorspannungsschaltung 150 zu veranlassen, den ersten Kondensator C0 auf eine Vorladespannung Vref aufzuladen.
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Außerdem sind in der in 4A dargestellten Leerlaufphase verschiedene Schalter S2, S5, S8 usw. geschlossen, um Vorrichtungen mit Spannungsquellen, Masse (symbolisch dargestellt), anderen Vorrichtungen usw. zu verbinden, um mindestens einige der Elemente mindestens eines Transistors des komplementären Transistorpaares P1, N1 und mindestens eines Transistors des Komparators P2, N2 gleichzeitig vorzuladen, während die globale Vorspannungsschaltung 150 den ersten Kondensator C0 auf die Vorladespannung Vref lädt. Die verwendete Zeit ist ausreichend, um eine ausreichende Ladung zu erzeugen, so dass die folgenden Vorgänge möglich sind.
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Gemäß der Darstellung in 4B (was hier als lokale Vorspannungseinstellungsphase bezeichnet wird) werden nach dem Laden des ersten Kondensators C0 auf die Vorladespannung Vref. die verschiedenen Vorladeschalter, z.B. S1, S2, S5, S8 usw., geöffnet, die ersten Einstellschalter S3, S4 geschlossen, um den ersten Kondensator C0 mit dem Paar von komplementären Transistoren P1, N1 und mit dem Multiplexer 152 zu verbinden. Dadurch wird das Paar von komplementären Transistoren P1, N1 mit der Referenzwiderstandsvorrichtung 108 verbunden. Während der Referenzwiderstand 108 als eine Komponente der Speicheranordnung 106 dargestellt ist, könnte er alternativ auch eine Komponente des Leseverstärkers 131 sein. Es ist zu beachten, dass die gestrichelten Linien in den beiliegenden Figuren mögliche Verbindungen zum Multiplexer 152 darstellen, die aber nicht vom Multiplexer 152 hergestellt werden.
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Das in dieser Weise angeschlossene Paar von komplementären Transistoren P1, N1 ist so ausgelegt, dass es eine erste Bitspannung Vbit erzeugt, die auf der Vorladespannung Vref und dem Referenzwiderstand R0 der Referenzwiderstandsvorrichtung 108 basiert. Die erste Bitspannung Vbit ist eine bekannte Größe, weil der Referenzwiderstand R0, die Spannung, Masse und die Programmierleitung Vpnr bekannte Größen sind, auch wenn die Eigenschaften der Transistoren P1, N1 und der Anschlussverdrahtung unbekannt sind. Daher kann die Reaktion anderer Komponenten innerhalb des Leseverstärkers 131 auf die erste Bitspannung Vbit ebenfalls als bekannte Größen verwendet werden.
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In der Leseverstärkervorrichtung 131 sind (ist) ebenfalls (ein) zweite(r) Einstellschalter S5, S6 bereitgestellt. Die zweiten Einstellschalter S5, S6 sind so ausgelegt, dass sie zumindest einen Teil des Komparators P2, N2 mit dem zweiten Kondensator C1 verbinden, um den Komparator P2, N2 zu veranlassen, den zweiten Kondensator C1 auf eine Vergleichsspannung Vda zu laden, die auf der ersten Bitspannung Vbit basiert. Genauer gesagt weist der Komparator P2, N2 auch ein (zweites) Paar von komplementären Transistoren P2, N2 auf und der zweite Einstellschalter S6 verbindet das Drain eines Transistors (vorgeladener Transistor P2) des zweiten Paares von komplementären Transistoren P2, N2 mit dem zweiten Kondensator C1, wenn der zweite Kondensator C1 auf die Vergleichsspannung Vda geladen wird.
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Hier gibt das Drain des Transistors P2 die Vergleichsspannung Vda aus, wenn die erste Bitspannung Vbit an das Gate des Transistors P2 angelegt wird, weil das Gate des Transistors P2 während der in 4A gezeigten Leerlaufphase ausreichend vorgeladen wurde. Wie oben angemerkt, ist die erste Bitspannung Vbit eine bekannte Größe, weil sie auf bekannten Werten basiert (z.B. Referenzwiderstand R0, hohe Spannung, Masse, Programmierleitung Vpnr usw.), und daher kann die Vergleichsspannung Vda ebenfalls eine bekannte Größe sein, die (wie unten näher beschrieben) vom Komparator P2, N2 verwendet werden kann, um (durch Vergleich mit Vda) den Zustand unbekannter Widerstände der Speicherzellen 110 zu bestimmen.
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Weiterhin sind diese Schalter S1-S8 so einstellbar, dass das Paar von komplementären Transistoren P1, N1 so angepasst ist, dass es gleichzeitig die erste Bitspannung Vbit erzeugt, während der Komparator P2, N2 den zweiten Kondensator C1 auf die Vergleichsspannung Vda lädt. Somit können alle Schalter wie in 4B für eine ausreichende Zeit eingestellt und gehalten werden, damit der zweite Kondensator C1 die Vergleichsspannung Vda erreichen kann. Der zweite Einstellschalter S6 ist ebenfalls so ausgelegt, dass er den Transistor P2 vom Kondensator C1 trennt, nachdem der zweite Kondensator C1 auf die Vergleichsspannung Vda geladen ist.
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4C stellt dar, was hier als lokale Abtastphase bezeichnet wird. In der lokalen Abtastphase trennt der Multiplexer 152 selektiv die Referenzwiderstandsvorrichtung 108 von dem Paar von komplementären Transistoren P1, N1 und verbindet selektiv eine der Speicherzellen 110 mit dem Paar von komplementären Transistoren P1, N1 (auch dies geschieht, nachdem der zweite Kondensator C1 auf die Vergleichsspannung Vda geladen ist).
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Wenn das Paar von komplementären Transistoren P1, N1 mit dem ersten Kondensator C0 und der Speicherzelle 110 verbunden ist, ist das Paar von komplementären Transistoren P1, N1 so ausgelegt, dass es eine Zellenbitspannung Vc01 basierend auf der Vorladespannung Vref im ersten Kondensator C0 und dem Widerstand der Speicherzelle 110 erzeugt. Diese Verbindungen sind daher identisch zu den Verbindungen, die die erste Bitspannung Vbit erzeugt haben, mit der Ausnahme, dass der Widerstand der Speicherzelle 110 unbekannt ist, während zuvor bei der Erzeugung der ersten Bitspannung Vbit der Referenzwiderstand R0 der Widerstandsvorrichtung 108 bekannt war. Daher kann die Zellenbitspannung Vc01 gleich der ersten Bitspannung Vbit sein oder sich davon unterscheiden. Jeder Unterschied kann zeigen, dass sich der Widerstand der Speicherzelle 110 vom bekannten Referenzwiderstand R0 unterscheidet (z.B. höher oder niedriger ist als dieser), so dass der Zustand der Speicherzelle 110 bestimmt werden kann.
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Auch wird in der in 4C gezeigten lokalen Abtastphase die Zellenbitspannung Vc01 an das Gate eines der Transistoren (P2) des Komparators P2, N2, angelegt, wobei genau die Verbindungen verwendet werden, die verwendet wurden, als die erste Bitspannung Vbit zur Erzeugung der Vergleichsspannung Vda an das Gate des Transistors P2 angelegt wurde. Dadurch kann die Ausgabe vom Drain des Transistors P2 mit der Vergleichsspannung Vda verglichen werden, die im zweiten Kondensator C1 gespeichert ist, der in dieser lokalen Abtastphase verbunden ist, um an das Gate des komplementären Transistors N2 innerhalb des Komparators P2, N2, angelegt zu werden.
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Daher ist der Komparator P2, N2 so ausgelegt, dass er die Zellenbitspannung Vc01 (die an den Transistor P2 angelegt ist) mit der Vergleichsspannung Vda (die an den Transistor N2 angelegt ist) vergleicht und das Ergebnis verstärkt, um einen verstärkten Speicherzellenwert Vdb01 zu erzeugen. Abhängig davon, ob die Zellenbitspannung Vc01 höher oder niedriger ist als die Vergleichsspannung Vda, wird der verstärkte Zellenwert Vdb01 eine Spannung sein, die eine 0 oder eine 1 repräsentiert. Weiterhin erlaubt die an ein Source/Drain der Transistoren des Komparators P2, N2 angelegte Spannung dem Komparator, die Ausgabe Vdb01 relativ zur Spannung der Zellenbitspannung Vc01 zu verstärken.
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Ein nützliches Merkmal dieses Leseverstärkers 131 ist, dass genau dieselben Schaltungskomponenten/-elemente verwendet werden, um den Widerstand der Referenzvorrichtung R0 und den Widerstand der Speicherzelle 110 zu bewerten. Selbst wenn die Eigenschaften solcher Komponenten/Elemente (Transistoren, Verbindungsdrähte usw.) nicht vollständig bekannt oder unbekannt sind, kann es daher keine Fehlanpassung von Vorrichtungskomponenten/-elementen geben, die den Vergleich verfälschen könnte, da dieselben Komponenten/Elemente zur Erzeugung von sowohl der Vergleichsspannung Vda als auch der Zellenbitspannung Vc01 verwendet werden. Dadurch wird die Fehlanpassung vermieden, die auftreten kann, wenn ein Pfad (Satz von Komponenten) im Leseverstärker, um die aus dem Referenzwiderstand resultierende Vorspannung einzustellen, und ein anderer Pfad (anderer Satz von Komponenten) verwendet wird, um eine aus dem Speicherzellenwiderstand resultierende Bitspannung zu berechnen. Mit anderen Worten, da der gleiche Pfad (exakt die gleichen Schaltungselemente) sowohl zur Durchführung der Vorspannungseinstellung als auch der Datenlesevorgänge verwendet wird, kann es keine Fehlanpassung zwischen Vorrichtungen in verschiedenen Pfaden geben. Dadurch können die gemessenen Widerstandsunterschiede sehr klein sein, was ermöglicht, dass in der Speicheranordnung 106 und in der Leseverstärkervorrichtung 131 kleinere, schnellere Komponenten mit geringerem Energieverbrauch verwendet werden können.
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Das Ergebnis des Vergleichs kann auf eine Speichervorrichtung, wie z.B. ein Differenz-Latch 154, ausgegeben werden. In 4C ist der verstärkte Zellenwert Vdb01, der auf der Zellenbitspannung Vc01 basierte, als Wert Out01 dargestellt. Weitere Speicherzellen 110 in der Speicheranordnung 106 werden auf ähnliche Weise sequentiell abgetastet, eine nach der anderen, wie zum Beispiel in 4D dargestellt ist.
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Gemäß der Darstellung in 4D ist der Multiplexer 152 daher, sobald die zuvor erwähnte (z.B. erste) Speicherzelle 110a gelesen wurde, so ausgelegt, dass er das Paar von komplementären Transistoren P1, N1 mit einer anderen Speicherzelle (z.B. einer zweiten Speicherzelle 110b) innerhalb des Speicherfelds 106 (von BitO bis BitN) selektiv verbindet. Das Paar von komplementären Transistoren P1, N1 ist dann so angepasst, dass es eine zweite Zellenbitspannung Vc02 auf der Grundlage der Vorladespannung Vref und des Widerstands der zweiten Speicherzelle 110b erzeugt, und dies geschieht, bevor die Vorladespannung Vref vom ersten Kondensator C0 oder die Vergleichsspannung Vda vom zweiten Kondensator C1 entladen wird. Der Komparator P2, N2 ist in ähnlicher Weise angepasst, um die Bitspannung Vc02 der zweiten Zelle mit der Vergleichsspannung Vda zu vergleichen, um einen verstärkten zweiten Speicherzellenwert Vdb02 zu erzeugen, der ebenfalls im Latch 154 als Out02 gespeichert wird.
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Da mehrere Speicherzellen 110a, 110b ausgewertet werden, bevor die Kondensatoren C0, C1 entladen werden, ist das Paar von komplementären Transistoren P1, N1 so ausgelegt, dass es die zweite Zellenbitspannung Vc02 im gleichen Lesezyklus erzeugt, in dem die erste Zellenbitspannung Vc01 erzeugt wird (und bevor weitere Zyklen auftreten, die den ersten Kondensator C0 erneut laden). In ähnlicher Weise ist der Komparator P2, N2 so ausgelegt, dass er den verstärkten zweiten Speicherzellenwert 02 im gleichen Lesezyklus erzeugt, in dem der erste Speicherzellenwert 01 erzeugt wird (und auch bevor zusätzliche Zyklen auftreten, die den zweiten Kondensator C1 erneut laden). Daher dimensionieren die hierin bereitgestellten Vorrichtungen die Kondensatoren C0, C1 so, dass mehrere Speicherelemente 110 für jeden Vorspannungseinstellvorgang gelesen werden können, was die Geschwindigkeit erhöht und den Energieverbrauch reduziert, indem die Anzahl der Vorspannungsvorgänge pro gelesenem Datenbit verringert wird.
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Während in den Zeichnungen nur ein Transistor oder eine begrenzte Anzahl von Transistoren dargestellt ist, wird der Fachmann verstehen, dass mit der hierin enthaltenen Ausführungsform viele verschiedene Transistortypen gleichzeitig gebildet werden können und die Zeichnungen die gleichzeitige Bildung mehrerer verschiedener Transistortypen zeigen sollen. Die Zeichnungen sind jedoch aus Gründen der Klarheit vereinfacht, um nur eine begrenzte Anzahl von Transistoren zu zeigen, und um dem Leser eine Erkennung der verschiedenen dargestellten Merkmale zu erleichtern. Es ist nicht beabsichtigt, diese Beschreibung zu beschränken, da diese Beschreibung für Strukturen gilt, die viele von den in den Zeichnungen gezeigten Transistortypen aufweisen.
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Die Blockdiagramme in den Figuren veranschaulichen die Architektur, Funktionalität und Funktionsweise von möglichen Implementierungen von Vorrichtungen und Verfahren gemäß verschiedenen Ausführungsformen. Dabei kann jeder Block in den Blockdiagrammen ein Modul, ein Segment oder einen Teil von Befehlen darstellen, der einen oder mehrere ausführbare Befehle zur Implementierung der spezifischen logischen Funktion(en) umfasst. In einigen alternativen Implementierungen können die im Block angegebenen Funktionen außerhalb der in den Figuren angegebenen Reihenfolge auftreten. So können z.B. zwei nacheinander dargestellte Blöcke tatsächlich im Wesentlichen gleichzeitig ausgeführt werden oder die Blöcke können manchmal in einer umgekehrten Reihenfolge ausgeführt werden, je nach der entsprechenden Funktionalität. Es wird auch darauf hingewiesen, dass jeder Block der dargestellten Blockdiagramme und Kombinationen der Blöcke in den dargestellten Blockdiagrammen durch auf Spezialzweck-Hardware basierenden Systemen implementiert werden kann, die die angegebenen Funktionen oder Handlungen ausführen oder Kombinationen von Spezialzweck-Hardware und Computerbefehlen ausführen.
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Die hier verwendete Terminologie dient nur zur Beschreibung von bestimmten Ausführungsformen und ist nicht zur Beschränkung des Voranstehenden gedacht. Gemäß der Verwendung hierin sollen die Singularformen „ein, eine, einer“ und „der, die, das“ auch die Pluralformen einschließen, es sei denn, aus dem Kontext geht eindeutig etwas anderes hervor. Ferner sollen gemäß der Verwendung hierin Ausdrücke wie „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“, „oberhalb“, „unterhalb“, „darunter“, „darunterliegend“, „über“, „darüberliegend“, „parallel“, „senkrecht“ usw. relative Anordnungen beschreiben, wie sie in den Zeichnungen orientiert und dargestellt sind (sofern es nicht anderweitig angegeben ist). Ausdrücke wie „berührend“, „in direktem Kontakt“, „anstoßend“, „direkt neben“, „unmittelbar angrenzend an“ usw. sollen anzeigen, dass mindestens ein Element ein anderes Element physisch berührt (ohne dass andere Elemente die beschriebenen Elemente trennen).
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Eine jede Figur stellt nicht nur die Verfahren und die Funktionalität der vorliegenden Ausführungsformen in verschiedenen Stadien dar, sondern veranschaulicht auch die Logik des Verfahrens, wie es ganz oder teilweise durch eine oder mehrere Vorrichtungen und Strukturen umgesetzt wird. Diese Vorrichtungen und Strukturen sind so konfiguriert, dass sie das oben beschriebene Verfahren implementieren (d.h. sie umfassen eine oder mehrere Komponenten, wie z.B. Widerstände, Kondensatoren, Transistoren und dergleichen, die miteinander verbunden sind, um die Durchführung eines Prozesses zu ermöglichen). Mit anderen Worten können ein oder mehrere Computer-Hardware-Vorrichtungen erzeugt werden, die so konfiguriert sind, dass sie das hier beschriebene Verfahren und die hier beschriebenen Prozesse unter Bezugnahme auf die Figuren und ihre entsprechenden Beschreibungen implementieren.
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Ausführungsformen hierin können in einer Vielzahl von elektronischen Anwendungen eingesetzt werden, einschließlich, aber nicht beschränkt auf fortschrittliche Sensoren, Speicher/Datenspeicher, Halbleiter, Mikroprozessoren und andere Anwendungen. Ein daraus resultierendes Bauelement und eine Struktur, wie z.B. ein IC-Chip, können vom Hersteller als Rohwafer (d.h. als ein einzelner Wafer mit mehreren ungepackten Chips), als nackter Chip oder in verpackter Form vertrieben werden. Im letzteren Fall wird der Chip in einem Einzelchip-Gehäuse (wie z.B. einem Kunststoffträger mit Anschlüssen, die auf einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einem Multichip-Gehäuse (wie z.B. einem Keramikträger mit Oberflächenverbindungen und/oder vergrabenen Verbindungen) montiert. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsgeräten als Teil von entweder (a) einem Zwischenprodukt, wie z.B. einer Hauptplatine, oder (b) einem Endprodukt integriert. Das Endprodukt kann jedes Produkt sein, das integrierte Schaltungschips aufweist, von Spielzeug und anderen Low-End-Anwendungen bis hin zu fortgeschrittenen Computerprodukten mit einem Bildschirm, einer Tastatur oder einem anderen Eingabegerät und einem Zentralprozessor.
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Die entsprechenden Strukturen, Materialien, Handlungen und Äquivalente aller Mittel- oder Schritt-plus-Funktion-Elemente in den nachfolgenden Ansprüchen sollen jede Struktur, jedes Material oder jede Handlung zur Ausführung der Funktion in Kombination mit anderen beanspruchten Elementen, wie speziell beansprucht, umfassen. Die Beschreibung der vorliegenden Ausführungsformen wurde zu Illustrations- und Beschreibungszwecken vorgelegt, soll aber weder erschöpfend noch auf die Ausführungsformen in der offengelegten Form beschränkt sein. Viele Modifikationen und Variationen sind dem Fachmann ersichtlich, ohne vom Umfang und Wesen der hierin enthaltenen Ausführungsformen abzuweichen. Die Ausführungsformen wurden ausgewählt und beschrieben, um die Prinzipien dieser Ausführungsformen und ihre praktische Anwendung am besten zu erläutern und um es anderen als dem Fachmann zu ermöglichen, die verschiedenen Ausführungsformen mit den verschiedenen Modifikationen zu verstehen, die für die jeweilige beabsichtigte Verwendung geeignet sind.
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Obwohl verschiedene Ausführungsformen beschrieben wurden, ist außerdem zu verstehen, dass die hierin enthaltenen Aspekte nur in einigen der beschriebenen Ausführungsformen enthalten sein können. Dementsprechend sind die nachstehenden Ansprüche nicht als durch die vorstehende Beschreibung eingeschränkt anzusehen. Eine Bezugnahme auf ein Element im Singular soll nicht „eine und nur eine“ bedeuten, es sei denn, es wird ausdrücklich darauf hingewiesen, sondern es kann vielmehr „eine oder mehrere“ bedeuten. Alle strukturellen und funktionellen Äquivalente zu den Elementen der verschiedenen in dieser Offenbarung beschriebenen Ausführungsformen, die bekannt sind oder später bekannt werden, werden hier ausdrücklich durch Bezugnahme einbezogen und sollen von dieser Beschreibung erfasst werden. Es ist daher zu verstehen, dass Änderungen an den einzelnen offengelegten Ausführungsformen vorgenommen werden können, die in den Anwendungsbereich des Vorstehenden fallen, wie in den beigefügten Ansprüchen dargelegt.
