CN107491704A - 涉及防伪、认证、密钥的物理不可克隆电路及实现方法 - Google Patents

涉及防伪、认证、密钥的物理不可克隆电路及实现方法 Download PDF

Info

Publication number
CN107491704A
CN107491704A CN201710731867.8A CN201710731867A CN107491704A CN 107491704 A CN107491704 A CN 107491704A CN 201710731867 A CN201710731867 A CN 201710731867A CN 107491704 A CN107491704 A CN 107491704A
Authority
CN
China
Prior art keywords
current mirror
output
circuit
physics
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710731867.8A
Other languages
English (en)
Inventor
曹元�
邱少平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Everyone Inherits Network Technology (shenzhen) Co Ltd
Original Assignee
Everyone Inherits Network Technology (shenzhen) Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Everyone Inherits Network Technology (shenzhen) Co Ltd filed Critical Everyone Inherits Network Technology (shenzhen) Co Ltd
Priority to CN201710731867.8A priority Critical patent/CN107491704A/zh
Publication of CN107491704A publication Critical patent/CN107491704A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了涉及防伪、认证、密钥的物理不可克隆电路及实现方法，电路包括：电流镜矩阵、感知放大器电路以及反馈检测逻辑电路，所述电流镜矩阵中包括：两个PMOS晶体管,用以在同一时间内形成两个相同的电流镜，还包括：放置于每个所述电流镜像矩阵中的一组NMOS晶体管，对于不同的激励，则在每个所述电流镜矩阵中的一组NMOS晶体管中选择一个NMOS晶体管组成一个电流镜，所述感知放大器电路，用以接收从所述电流镜矩阵输出的电压作为输入，并产生响应，所述反馈控制逻辑电路，用以检测和/或标记不稳定的输出。

Description

涉及防伪、认证、密钥的物理不可克隆电路及实现方法
技术领域
本发明涉及防伪、认证、密钥管理领域，特别涉及涉及防伪、认证、密钥的物理不可克隆电路及实现方法，该电路具有回收不稳定的激励响应对。
背景技术
在如今的半导体行业，企业的专业化垂直分工已经成为主流。从芯片设计、流片到最终的封装、测试，各个工序被不同的公司所负责。这样实现IC产业资本和效率的最优化。然而在高度细化分工的模式下，知识产权(IP)控制的问题也越来越显著。如何控制、监督售出的IP的使用情况成为半导体行业的一个热点问题。
在这种背景下，物理不可克隆功能(PUF)作为一种低成本、高安全性的轻量级芯片认证技术引起人们广泛的关注。PUF是利用半导体制造中的不可控制或预测的工艺偏差来产生芯片唯一标识的技术。在一个PUF模块中，其响应(输出)通常是通过输入激励生成的一个二进制字符串。而这种输入输出一一对应，被称为激励响应对(CRP)。
对于每个PUF，其CRP的关系是独一无二的。PUF为诸如密钥生成，设备认证，假冒检测/预防，IP监控提供了低成本的解决方案。与传统的加密系统相比，PUF的机密信息存储于电路结构里面，只有当上电以后即时产生密钥，这样为密钥的保护提供了攻击时限的保护。
近年来，许多新型PUF已被提出。例如，SRAM PUF是利用SRAM中的正反馈环路的结构产生随机输出(D.E.Holcomb，W.P.Burleson,and K.Fu.，“Power-up SRAM state as anidentifying fingerprint and source of true random numbers,”IEEE Transactionson Computers,vol.58,no.9,pp.1198–1210,Sept.2009.)。但是，随机噪声(例如热噪声或射击噪声)也可以触发正反馈回路，使他处于不稳定状态。基于相同的原理的PUF，包括锁存器PUF(Y.Su,J.Holleman,and B.Otis,“A 1.6pj/bit 96％stable chip-ID generatingcircuit using process variations,”in Proc.IEEE Int.Solid-State Circuits Conf.(ISSCC),San Francisco,USA,Feb.2007,pp.406–407)，蝴蝶型PUF(S.Kumar，J.Guajardo，R.Maes，G.-J.Schrijen，and P.Tuyls，“Extended abstract:The butterfly PUFprotecting IP on every FPGA,”in Proc.IEEE Int.Symp.on Hardware-OrientedSecurity and Trust (HOST)，Anaheim，CA，June 2008，pp.67–70.)等，也受到稳定性差的影响。刘等人发现氧化栅极被击穿的过程也是一个随机的现象，并利用这个效应实现了PUF(N.Liu，S.Hanson,D.Sylvester,and D.Blaauw,“OxID:On-chip onetime random IDgeneration using oxide breakdown,”in Proc.2010 IEEE Symp.on VLSI Circuits,Honolulu,HI,June 2010,pp.231–232.)。不幸的是，这种PUF的所有生成的ID收到容易受到空间相关性的影响使得输出‘0’或‘1’的随机性下降。(S.Mathew et al.,“A 0.19pJ/bPVT-variation-tolerant hybrid physically unclonable function circuit for100in 22nm CMOS,”in Proc.2014IEEE Int.Solid-State Circuits Conf.(ISSCC),SanFrancisco，CA，Feb.2014，pp.278–279.)提出了延迟/交叉耦合PUF电路。该PUF的可靠性可以提高到100％，但它需要复杂的数字后端处理(例如错误校正码)。
发明内容
本发明要解决的技术问题是，提供一种物理不可克隆功能电路，其具有独特性、可靠性以及不可预测性。进而提高基于电流镜的物理不可克隆电路的稳定性。
解决上述技术问题，本发明提供了一种物理不可克隆功能电路，包括：电流镜矩阵、感知放大器电路以及反馈检测逻辑电路，
所述电流镜矩阵中包括：两个PMOS晶体管,用以在同一时间内形成两个相同的电流镜，
还包括：放置于每个所述电流镜像矩阵中的一组NMOS晶体管，对于不同的激励，则在每个所述电流镜矩阵中的一组NMOS晶体管中选择一个NMOS晶体管组成一个电流镜，
所述感知放大器电路，用以接收从所述电流镜矩阵输出的电压作为输入，并产生响应，
所述反馈控制逻辑电路，用以检测和/或标记不稳定的输出。
更进一步，所述电流镜矩阵还用以，根据随机输入激励，选择两个电流镜电路进行电压值比较。
更进一步，物理不可克隆功能电路还包括：根据所述感知放大器电路的电压输出，所述反馈检测逻辑电路控制打开/关闭对应的开关，用以对两个电流镜的电压输出中的较小一方，增加一微小电压偏移。
更进一步，若所述感知放大器电路的输出翻转，则两个电流镜的电压输出具有差距。
更进一步，所述感知放大器电路还用以：通过检测两个电流镜输出电压的差距来判定稳定或不稳定激励响应对，
若两个电流镜输出电压接近时，则判断为容易被噪声干扰而产生不稳定输出，若判断为不稳定激励响应对，则输出为前一个输出的互补值。
更进一步，所述NMOS晶体管采用最小尺寸。
更进一步，所述PMOS晶体管的尺寸与最小化工艺差异呈负相关。
更进一步，所述反馈控制逻辑电路包括：两个D触发器，两个或非门以及一个非门组成，
所述反馈控制逻辑电路还用以，根据检测结果标记输出并回收利用。
基于上述，本发明中还提供了一种基于所述物理不可克隆功能电路的实现方法，包括如下步骤：
S1在每个所述电流镜矩阵中选择一个NMOS晶体管作为所述电流镜矩阵中每个电流镜电路中的负载，
S2在所述感知放大器电路将第一输出电压和第二输出电压进行比较，
S3在所述反馈检测逻辑电路中控制对应的开关打开/关闭，
S4标记并循环使用所述不稳定的输出。
更进一步，方法还包括：对所述不稳定的输出并将用码流中前一位的二进制互补值来替代
本发明的有益效果：
1)本发明为解决提高基于电流镜的物理不可克隆电路的稳定性，提出了一种将不稳定激励(即输入)、响应对(即输出)回收并转化为温度激励响应对的实现方法，实现了一个片上提高物理不可克隆电路稳定性的低成本、低功耗。
2)本发明的物理不可克隆功能电路具备独特性，独特性是衡量一个PUF个体产生的CRP与其他个体差异的物理量，由各个PUF之间的片间(inter-die)平均汉明距离来估算。
3)本发明的物理不可克隆功能电路具备高可靠性，可靠性是衡量如何可重现或稳定同一个PUF在不同条件下可以重复稳定CRP的物理量，不同条件可以是不同的温度，电源电压和环境噪声等。此外，还通过实验验证了通过稳定增强技术可以进一步提高稳定性。
4)本发明的物理不可克隆功能电路具备不可预测性，不可预测性是衡量攻击者成功预测PUF的CRP有多困难物理量，这可以由NIST随机性检测套件评估(A.Rukhin et al.,“A statistical test suite for random and pseudorandom number generators forcryptographic applications,”NIST Special Publication 800-22(revised May 15,2002),2010.)。实验时如表2所示本发明所提出的PUF在各个NIST测试中始终具有高P值(P-Val>0.01)，这表明所提出的PUF产生的随机数合格率很高，并支持所提出的PUF的随机提取。
5)本发明中的物理不可克隆功能电路可适用于：防伪、认证、密钥管理等领域，作为一种低成本、高安全性的轻量级芯片认证技术
附图说明
图1是本发明一实施例中的物理不可克隆功能电路结构示意图；
图2是图1中的时序响应示意图；
图3(a)-图3(b)是应用稳定性增强(SE)技术之前和之后产生的“0”和“1”的正态分布示意图；
图4是片间汉明距离的频率分布示意图；
图5(a)是不同电压下的稳定性示意图；
图5(b)是不同温度下的稳定性示意图；
图6是本发明基于物理不可克隆功能电路的实现方法流程示意图。
具体实施方式
现在将参考一些示例实施例描述本公开的原理。可以理解，这些实施例仅出于说明并且帮助本领域的技术人员理解和实施例本公开的目的而描述，而非建议对本公开的范围的任何限制。在此描述的本公开的内容可以以下文描述的方式之外的各种方式实施。
如本文中所述，术语“包括”及其各种变体可以被理解为开放式术语，其意味着“包括但不限于”。术语“基于”可以被理解为“至少部分地基于”。术语“一个实施例”可以被理解为“至少一个实施例”。术语“另一实施例”可以被理解为“至少一个其它实施例”。
请参考图1是本发明一实施例中的物理不可克隆功能电路结构示意图，本实施例中的一种物理不可克隆功能电路，包括：电流镜矩阵(1,2)、感知放大器电路3以及反馈检测逻辑电路4，所述电流镜矩阵(1,2)中包括：两个PMOS晶体管,用以在同一时间内形成两个相同的电流镜，还包括：放置于每个所述电流镜像矩阵中的一组NMOS晶体管，对于不同的激励，则在每个所述电流镜矩阵中的一组NMOS晶体管中选择一个NMOS晶体管组成一个电流镜，所述感知放大器电路3，用以接收从所述电流镜矩阵输出的电压作为输入，并产生响应，所述反馈控制逻辑电路4，用以检测和/或标记不稳定的输出。具体地，在所述电流镜矩阵(1,2)中，如图1中所示两个PMOS晶体管MP11和MP21用于同一时间形成两个相同的电流镜。一组由最小尺寸NMOS晶体管被放置在每个的镜像矩阵中。对于不同的激励，将在每个电流镜矩阵中选择一个NMOS晶体管组成一个电流镜。作为本实施例中的优选，所述电流镜矩阵(1,2)还用以，根据随机输入激励，选择两个电流镜电路进行电压值比较。所述反馈控制逻辑4用于检测和标记不稳定的输出，MP2产生一个较小电流偏差ΔI。根据感知放大器Vout的输出，反馈控制逻辑将会打开SW1或SW2，以在两个电流镜的电压输出中的较小者(即Vo1或Vo2)增加一个微小的电压偏移。如果感知放大器的输出Vout翻转，这意味着电压Vo1或Vo2差距太小，易受噪音影响而波动。所述电流镜矩阵(1,2)中根据随机输入的激励，选择两个电流镜，进行电压值比较；所述感知放大器输入为两个前级电流镜的电压；
作为本实施例中的优选，物理不可克隆功能电路还包括：根据所述感知放大器电路3的电压输出，所述反馈检测逻辑电路4控制打开/关闭对应的开关，用以对两个电流镜的电压输出中的较小一方，增加一微小电压偏移。进一步地，若所述感知放大器电路3的输出翻转，则两个电流镜的电压输出具有差距。
作为本实施例中的优选，所述感知放大器电路3还用以：通过检测两个电流镜输出电压的差距来判定稳定或不稳定激励响应对，若两个电流镜输出电压接近时，则判断为容易被噪声干扰而产生不稳定输出，若判断为不稳定激励响应对，则输出为前一个输出的互补值。
具体地，如图1所示为本实施例中所提出的新型物理不可克隆功能电路的结构，基于通过比较两个具有相同电路布局的电流镜的电压输出产生输出响应，输入的激励为所选两个电流镜的地址的原理。所述物理不可克隆功能电路由两个电流镜矩阵、感知放大器和反馈逻辑三部分组成。在电流镜矩阵中，两个PMOS晶体管MP11和MP21用于同一时间形成两个相同的电流镜。MP11和MP21的尺寸应该是足够大以最小化工艺差异，以使它们能够不会引入任何系统误差。一组NMOS晶体管被放置在每个的镜像矩阵中。对于不同的激励，将在每个电流镜矩阵中选择一个NMOS晶体管组成一个电流镜。由于工艺偏差，形成的两个电流镜将输出两个不同电压(Vo1/Vo2)。为了最大化输出电压无序和节约硅面积，NMOS都设置为最小尺寸。Vo1/Vo2输入到感知放大器产生响应Vout。感应放大器具有适当的尺寸以最小化系统偏差。响应Vout的逻辑值(即高或低)由NMOS的不可预测的工艺变化所决定。反馈控制逻辑用于检测和标记不稳定的输出。MP2产生一个较小电流偏差ΔI。根据感知放大器Vout的输出，反馈控制逻辑将会打开SW1或SW2，以在两个电流镜的电压输出中的较小者(即Vo1或Vo2)增加一个微小的电压偏移。如果感知放大器的输出Vout翻转，这意味着电压Vo1或Vo2差距太小，易受噪音影响而波动。
在一些实施例中，所述NMOS晶体管采用最小尺寸，所述PMOS晶体管MP11和MP21尺寸较大，用以可否由于工艺偏差产生的系统误差。
在一些实施例中，所述PMOS晶体管的尺寸与最小化工艺差异呈负相关，所述NMOS晶体管均采用最小尺寸来降低面积和增加工艺稳定性。
在一些实施例中，所述反馈控制逻辑电路包括：两个D触发器，两个或非门以及一个非门组成，所述反馈控制逻辑电路还用以，根据检测结果标记输出并回收利用。
请参考图6，是本发明基于物理不可克隆功能电路的实现方法流程示意图，方法具体包括如下的步骤：
步骤S100在每个所述电流镜矩阵中选择一个NMOS晶体管作为所述电流镜矩阵中每个电流镜电路中的负载，具体激励在每个电流镜矩阵中选择一个NMOS晶体管作为每个电流镜中的负载。
步骤S101在所述感知放大器电路将第一输出电压和第二输出电压进行比较，感知放大器将输出电压Vo1和Vo2进行比较。输出Vout将在D触发器中的CLK1上升沿锁存。在这个周期，DFF的输出Q为Q1。
步骤S102在所述反馈检测逻辑电路中控制对应的开关打开/关闭，
步骤S103标记并循环使用所述不稳定的输出。
步骤S102-步骤S103中，
对Q1进行采样进而决定哪个开关(SW1或SW2)打开，这可以为两个电压Vo1和Vo2之一增加一个小的电流偏置。如果Vo1>Vo2，SW1关闭，SW2打开。收不稳定激励响应对的物理不理不可克隆功能电路实现方法Vo2相应增加。否则，如果Vo1<Vo2，则SW1打开，SW2关闭，Vo1增加。新的比较输出Vout在CLK1的上升沿被更新。新的逻辑输出在CLK1的第二个周期被锁存并标记为Q2。
如果输出Q2与Q1不同，表示电压Vo1和Vo2太近，这意味着该输出相对于噪声波动比较敏感。这里，本发明不是丢弃这些不稳定的位而是标记为“不稳定的位”并循环使用。如果遇到“不稳定的位”，将用码流中前一位的二进制互补值来替代。
上述步骤还包括：对所述不稳定的输出并将用码流中前一位的二进制互补值来替代。
对应地，请参考图2是图1中的时序响应示意图，一开始，激励在每个电流镜矩阵中选择一个NMOS晶体管作为每个电流镜中的负载。然后感知放大器将输出电压Vo1和Vo2进行比较。输出Vout将在D触发器中的CLK1上升沿锁存。在这个周期，DFF的输出Q为Q1。然后对Q1进行采样进而决定哪个开关(SW1或SW2)打开。这可以为两个电压Vo1和Vo2之一增加一个小的电流偏置。如果Vo1>Vo2，SW1关闭，SW2打开。MP2产生的额外电流流过电流图1的电流镜矩阵2中的电流镜像，Vo2相应增加。否则，如果Vo1<Vo2，则SW1打开，SW2关闭，Vo1增加。新的比较输出Vout在CLK1的上升沿被更新。新的逻辑输出在CLK1的第二个周期标记为Q2。如果输出Q2与Q1不同，表示电压Vo1和Vo2太近，这意味着该输出相对于噪声波动比较敏感。这里，本发明不是丢弃这些不稳定的位而是标记为“不稳定的位”并循环使用。如果遇到“不稳定的位”，将用码流中前一位的二进制互补值来替代。其真值表如表1所示。例如PUF已经生成了三个稳定位“110”。然而，当产生第四位时，Q1与Q2不同。这个位被视为不稳定位。根据表1，第四位是第三位的补充值。所以PUF输出“1101”。以这种方式，选择不稳定位并转换成稳定位，PUF的可靠性和硬件面积有效利用率可以得到显着提高。
对本实施例中的物理不可克隆功能电路仿真过程：
为了验证本实施例中提出的物理不可克隆功能电路PUF的独特性，可靠性，不可预测性，其面积和功率通过65nm CMOS工艺仿真验证。根据工艺制造商提供的模型，并进行Monte Carlo分析，结果由MATLAB脚本进行进一步的处理。
独特性，是衡量一个PUF个体产生的CRP与其他个体差异的物理量，由各个PUF之间的片间(inter-die)平均汉明距离来估算。基于100个PUF个体收集的6400个CRP，所获得如图3(a)、图3(b)所示的‘0’和‘1’分布，可见经过本发明的稳定性增强技术(即反馈控制逻辑)不仅不稳定位(覆盖总位数的9.89％)转换为稳定位，也使得‘0’和‘1’分布更加接近50％。另外，其片间汉明距离分布如图4所示，这100个PUF的独特性计算可得为50.06％。最佳拟合高斯曲线如图4所示，该高斯曲线参数为μ＝50.06％，σ＝4.66％。
可靠性，是衡量如何可重现或稳定同一个PUF在不同条件下可以重复稳定CRP的物理量，不同条件可以是不同的温度，电源电压和环境噪声等。图5(a)显示了本发明的PUF在不同电压下的平均可靠性。电源电压从1V变化到1.4V。未使用和使用本发明的稳定性中枪技术后，其稳定性分别为96.10％和99.10％。图5(b)为不同温度下的稳定性，可见使用稳定性增强技术前后的稳定性分别为97.00％和98.00％。结果验证了通过应用提出的稳定增强技术可以进一步提高稳定性。
不可预测性，是衡量攻击者成功预测PUF的CRP有多困难物理量，这可以由NIST随机性检测套件评估(A.Rukhin et al.,“A statistical test suite for random andpseudorandom number generators for cryptographic applications,”NIST SpecialPublication 800-22(revised May 15,2002),2010.)。如表2所示，本发明所提出的PUF在各个NIST测试中始终具有高P值(P-Val>0.01)，这表明所提出的PUF产生的随机数合格率很高，并支持所提出的PUF的随机提取。表3显示了所提出的PUF的和其他目前文献中的PUF的比较。本实施例中的PUF具有较好的独特性和较高的可靠性，因此，本实施例中的PUF具有很强的竞争力。
表1
表2
表3
上述表1为所提的PUF响应位的真值表；
上述表2为本发明PUF生成随机序列进行NIST测试的结果；
上述表3为本发明与现有PUF技术的仿真实验比较。
其中，方法1S.Mathew et al.,“A 0.19pJ/b PVT-variation-tolerant hybridphysically unclonable function circuit for 100in 22nm CMOS,”in Proc.2014IEEEInt.Solid-State Circuits Conf.(ISSCC),San Francisco,CA,Feb.2014,pp.278–279.
方法2Y.Su,J.Holleman,and B.Otis,“A 1.6pj/bit 96％stable chip-IDgenerating circuit using process variations,”in Proc.IEEE Int.Solid-StateCircuits Conf.(ISSCC),San Francisco,USA,Feb.2007,pp.406–407.
方法3A.Alvarez,W.Zhao,and M.Alioto,“15fJ/b static physicallyunclonable functions for secure chip identification with<2％native bitinstability and 140x inter/intra puf hamming distance separation in
65nm,”in Proc.2015IEEE Int.Solid-State Circuits Conf.(ISSCC),SanFrancisco,CA,Feb.2015,pp.1–3.
方法4J.Li and M.Seok,“Ultra-compact and robust physically unclonablefunction based on voltage-compensated proportional-to-absolute temperaturevoltage generators,”IEEE Journal of Solid-State Circuits,vol.51,no.9,pp.2192–2202,Sept.2016.
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
总体而言，本公开的各种实施例可以以硬件或专用电路、软件、逻辑或其任意组合实施。一些方面可以以硬件实施，而其它一些方面可以以固件或软件实施，该固件或软件可以由控制器、微处理器或其它计算设备执行。虽然本公开的各种方面被示出和描述为框图、流程图或使用其它一些绘图表示，但是可以理解本文描述的框、设备、系统、技术或方法可以以非限制性的方式以硬件、软件、固件、专用电路或逻辑、通用硬件或控制器或其它计算设备或其一些组合实施。
此外，虽然操作以特定顺序描述，但是这不应被理解为要求这类操作以所示的顺序执行或是以顺序序列执行，或是要求所有所示的操作被执行以实现期望结果。在一些情形下，多任务或并行处理可以是有利的。类似地，虽然若干具体实现方式的细节在上面的讨论中被包含，但是这些不应被解释为对本公开的范围的任何限制，而是特征的描述仅是针对具体实施例。在分离的一些实施例中描述的某些特征也可以在单个实施例中组合地执行。相反对，在单个实施例中描述的各种特征也可以在多个实施例中分离地实施或是以任何合适的子组合的方式实施。

Claims (10)

1.一种物理不可克隆功能电路，其特征在于，包括：电流镜矩阵、感知放大器电路以及反馈检测逻辑电路，
所述电流镜矩阵中包括：两个PMOS晶体管,用以在同一时间内形成两个相同的电流镜，
还包括：放置于每个所述电流镜像矩阵中的一组NMOS晶体管，对于不同的激励，则在每个所述电流镜矩阵中的一组NMOS晶体管中选择一个NMOS晶体管组成一个电流镜，
所述感知放大器电路，用以接收从所述电流镜矩阵输出的电压作为输入，并产生响应，
所述反馈控制逻辑电路，用以检测和/或标记不稳定的输出。
2.根据权利要求1所述的物理不可克隆功能电路，其特征在于，所述电流镜矩阵还用以，根据随机输入激励，选择两个电流镜电路进行电压值比较。
3.根据权利要求1所述的物理不可克隆功能电路，其特征在于，还包括：根据所述感知放大器电路的电压输出，所述反馈检测逻辑电路控制打开/关闭对应的开关，用以对两个电流镜的电压输出中的较小一方，增加一微小电压偏移。
4.根据权利要求3所述的物理不可克隆功能电路，其特征在于，若所述感知放大器电路的输出翻转，则两个电流镜的电压输出具有差距。
5.根据权利要求1所述的物理不可克隆功能电路，其特征在于，所述感知放大器电路还用以：通过检测两个电流镜输出电压的差距来判定稳定或不稳定激励响应对，
若两个电流镜输出电压接近时，则判断为容易被噪声干扰而产生不稳定输出，若判断为不稳定激励响应对，则输出为前一个输出的互补值。
6.根据权利要求1-5任一项所述的物理不可克隆功能电路，其特征在于，所述NMOS晶体管采用最小尺寸。
7.根据权利要求1-5任一项所述的物理不可克隆功能电路，其特征在于，所述PMOS晶体管的尺寸与最小化工艺差异呈负相关。
8.根据权利要求1-5任一项所述的物理不可克隆功能电路，其特征在于，所述反馈控制逻辑电路包括：两个D触发器，两个或非门以及一个非门组成，所述反馈控制逻辑电路还用以，根据检测结果标记输出并回收利用。
9.一种基于所述权利要求1-5任一项所述的物理不可克隆功能电路的实现方法，其特征在于，包括如下步骤：
S1在每个所述电流镜矩阵中选择一个NMOS晶体管作为所述电流镜矩阵中每个电流镜电路中的负载，
S2在所述感知放大器电路将第一输出电压和第二输出电压进行比较，
S3在所述反馈检测逻辑电路中控制对应的开关打开/关闭，
S4标记并循环使用所述不稳定的输出。
10.根据权利要求9所述的实现方法，其特征在，还包括：对所述不稳定的输出并将用码流中前一位的二进制互补值来替代。
CN201710731867.8A 2017-08-23 2017-08-23 涉及防伪、认证、密钥的物理不可克隆电路及实现方法 Pending CN107491704A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710731867.8A CN107491704A (zh) 2017-08-23 2017-08-23 涉及防伪、认证、密钥的物理不可克隆电路及实现方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710731867.8A CN107491704A (zh) 2017-08-23 2017-08-23 涉及防伪、认证、密钥的物理不可克隆电路及实现方法

Publications (1)

Publication Number Publication Date
CN107491704A true CN107491704A (zh) 2017-12-19

Family

ID=60646493

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710731867.8A Pending CN107491704A (zh) 2017-08-23 2017-08-23 涉及防伪、认证、密钥的物理不可克隆电路及实现方法

Country Status (1)

Country Link
CN (1) CN107491704A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108694336A (zh) * 2018-04-28 2018-10-23 深圳大学 一种基于电流比较器的低码率低能耗物理不可克隆技术
CN111385091A (zh) * 2018-12-31 2020-07-07 三星电子株式会社 用于物理上不可克隆的功能的安全性的集成电路及设备
TWI715109B (zh) * 2019-05-17 2021-01-01 台灣積體電路製造股份有限公司 物理不可複製函數電路以及用於電子元件的電子簽章的判定方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140035613A1 (en) * 2010-09-17 2014-02-06 Infineon Technologies Ag Identification circuit and method for generating an identification bit using physical unclonable functions
CN105760785A (zh) * 2016-01-24 2016-07-13 深圳大学 一种基于时域差分电流测量的物理不可克隆芯片电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140035613A1 (en) * 2010-09-17 2014-02-06 Infineon Technologies Ag Identification circuit and method for generating an identification bit using physical unclonable functions
CN105760785A (zh) * 2016-01-24 2016-07-13 深圳大学 一种基于时域差分电流测量的物理不可克隆芯片电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
BAIYI HUANG等: "A Reliable and Compact Physical Unclonable Function Based on Unstable Bits Recycling Scheme", 《2017 IEEE 60TH INTERNATIONAL MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS(MWSCAS)》 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108694336A (zh) * 2018-04-28 2018-10-23 深圳大学 一种基于电流比较器的低码率低能耗物理不可克隆技术
CN108694336B (zh) * 2018-04-28 2022-02-11 深圳大学 一种基于电流比较器的低码率低能耗物理不可克隆技术
CN111385091A (zh) * 2018-12-31 2020-07-07 三星电子株式会社 用于物理上不可克隆的功能的安全性的集成电路及设备
CN111385091B (zh) * 2018-12-31 2024-05-24 三星电子株式会社 用于物理上不可克隆的功能的安全性的集成电路及设备
TWI715109B (zh) * 2019-05-17 2021-01-01 台灣積體電路製造股份有限公司 物理不可複製函數電路以及用於電子元件的電子簽章的判定方法

Similar Documents

Publication Publication Date Title
Zhang et al. Physical unclonable function-based key sharing via machine learning for IoT security
Bhargava et al. An efficient reliable PUF-based cryptographic key generator in 65nm CMOS
Maiti et al. A robust physical unclonable function with enhanced challenge-response set
KR101723006B1 (ko) 물리적 복제 방지 기능 기반 키 생성 시스템을 이용하는 디바이스 인증
Suh et al. Physical unclonable functions for device authentication and secret key generation
Maiti et al. The impact of aging on an FPGA-based physical unclonable function
Zheng et al. ScanPUF: Robust ultralow-overhead PUF using scan chain
CN105809065B (zh) 模糊输入输出的强物理不可克隆函数
Kodýtek et al. Improved ring oscillator PUF on FPGA and its properties
Shanta et al. Physically unclonable and reconfigurable computing system (purcs) for hardware security applications
Lao et al. Reconfigurable architectures for silicon physical unclonable functions
Jeon et al. A Physical Unclonable Function With Bit Error Rate< 2.3$\times $10− 8 Based on Contact Formation Probability Without Error Correction Code
CN107491704A (zh) 涉及防伪、认证、密钥的物理不可克隆电路及实现方法
Kurra et al. A secure arbiter physical unclonable functions (PUFs) for device authentication and identification
Yu et al. Interconnect-based PUF with signature uniqueness enhancement
Wang et al. A low-overhead PUF based on parallel scan design
Challa et al. An SR flip-flop based physical unclonable functions for hardware security
Shariffuddin et al. Review on arbiter physical unclonable function and its implementation in FPGA for IoT security applications
Lai et al. A robust area-efficient physically unclonable function with high machine learning attack resilience in 28-nm CMOS
Zhu et al. Counteracting leakage power analysis attack using random ring oscillators
Mustapa PUF based FPGAs for hardware security and trust
US11861050B2 (en) SR flip-flop based physical unclonable functions for hardware security
Xu et al. Adaptive characterization and emulation of delay-based physical unclonable functions using statistical models
Sahoo et al. A novel configurable ring oscillator PUF with improved reliability using reduced supply voltage
Kumar et al. A Secure, Area Efficient Strong Physical Unclonable Function Design using LFSR

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20171219