CN105871367B - 一种电桥失衡型puf单元电路及多位puf电路 - Google Patents

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Abstract

本发明公开了一种电桥失衡型PUF单元电路及多位PUF电路，电桥失衡型PUF单元电路包括四臂电桥单元电路和对比输出单元电路，多位PUF电路包括时序控制器、行译码器、列译码器、存储阵列、行输出电路和列输出电路，存储阵列中的各存储单元包括电桥失衡型PUF单元电路和四个NMOS管；由于集成电路制造过程中不可避免会引入工艺偏，四臂电桥单元电路中的第一NMOS管、第二NMNOS管、第三NMOS管和第四NMOS管的参数不相同，对比输出单元电路产生不可预测的输出响应信号，并且对比输出单元电路内存在的交叉耦合结构构成正反馈，加快了电桥失衡型PUF单元电路的响应速度；优点是PUF单元电路在电源电压1.2V，温度25℃下随机性可达51.8％，在具有正确的逻辑功能的基础上，随机性较高。

Description

一种电桥失衡型PUF单元电路及多位PUF电路
技术领域
本发明涉及一种PUF电路，尤其是涉及一种电桥失衡型PUF单元电路及多位PUF电路。
背景技术
随着网络技术和超大规模集成电路的发展,电子设备在日常生活中已经得到广泛应用,与此同时,电子设备存在着泄露处理过程中信息的安全隐患,这就对私人信息和经济社会生活等的安全性带来很大风险。目前,在诸多信息安全技术当中,通常采用加密和身份认证技术两种信息安全保护手段。加密技术是利用密码芯片对信息进行加密和解密,进而保证信息的安全；身份认证技术通常利用唯一的数字标识完成对用户身份识别和认证。然而，随着新型攻击技术的发展,例如旁道攻击(Side Channel Attack,SCA)、差分功耗分析(Differential Power Analysis,DPA)和错误注入攻击(Fault Injection Attack,FIA)等,使密码芯片的有效性逐步降低。借鉴当前普遍适用的人体唯一特征(指纹或虹膜)实施认证的思想,提出物理不可克隆函数(Physical Unclonable Functions,PUF)电路。PUF电路是芯片领域的“DNA特征识别技术”,具有唯一性、随机性和不可克隆性,通过提取芯片制造过程中无法避免引入的工艺偏差,产生无限多个特有的数据信息。唯一性是指每个PUF电路的输出响应都包含了该集成电路的唯一物理身份信息；随机性是指PUF电路产生的输出响应逻辑值具有随机分布特性；不可克隆性是指PUF电路制造过程中存在随机工艺偏差,即使攻击者了解PUF电路结构等信息,也难以克隆出具有相同物理身份信息的电路。PUF电路的这些优越特性,使其可以有效防御各种攻击。
随机性作为PUF电路的一个重要性能指标,它不但标志着电路的性能好坏,还严重影响着应用系统的安全性；尤其是将PUF电路的输出响应应用到加密算法中作为密钥时,密钥的随机性好坏决定了此加密算法安全与否。
鉴此,设计一种具有较高随机性的电桥失衡型PUF单元电路，继而基于该电桥失衡型PUF单元电路设计一种具有较高随机性的电桥失衡型多位PUF电路，对密钥产生等信息安全领域的发展具有重要意义。
发明内容
本发明所要解决的技术问题之一是提供一种在具有正确的逻辑功能的基础上，随机性较高的电桥失衡型PUF单元电路。
本发明解决上述技术问题之一所采用的技术方案为：一种电桥失衡型PUF单元电路，包括四臂电桥单元电路和对比输出单元电路；所述的四臂电桥单元电路包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管，所述的第一NMOS管的漏极、所述的第一NMOS管的栅极、所述的第二NMOS管的栅极和所述的第二NMOS管的源极均接入电源，所述的第二NMOS管的漏极、所述的第四NNOS管的栅极、所述的第四NMOS管的漏极、所述的第五NMOS管的漏极和所述的第五NMOS管的栅极连接且其连接端为所述的四臂电桥单元电路的第一输出端，所述的第一NMOS管的源极、所述的第三NMOS管的漏极、所述的第三NMOS管的栅极和所述的第五NMOS管的源极连接且其连接端为所述的四臂电桥单元电路的第二输出端，所述的第四NMOS管的源极和所述的第三NMOS管的源极均接地；所述的对比输出单元电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接电源，所述的第一PMOS管的栅极、所述的第四PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的电桥失衡型PUF单元电路的使能端，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第九NMOS管的漏极和所述的第十NMOS管的栅极连接且其连接端为所述的电桥失衡型PUF单元电路的输出端，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第九NMOS管的栅极和所述的第十NMOS管的漏极连接且其连接端为所述的电桥失衡型PUF单元电路的反相输出端，所述的第九NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第八NMOS管的漏极连接，所述的第七NMOS管的栅极和所述的四臂电桥单元电路的第一输出端连接，所述的第八NMOS管的栅极和所述的四臂电桥单元电路的第二输出端连接，所述的第七NMOS管的源极、所述的第八NMOS管的源极和所述的第六NMOS管的漏极连接，所述的第六NMOS管的源极接地。
与现有技术相比，本发明的电桥失衡型PUF单元电路的优点在于通过四臂电桥单元电路和对比输出单元电路来构建电桥失衡型PUF单元电路，对比输出单元电路为由第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管构成的电压型灵敏放大器，对比输出单元电路的使能端接入使能信号为en，输出端的输出响应为out，反相输出端的输出响应为在对比输出单元电路工作前，对比输出单元电路的输出端先利用使能信号en为低电平进行预充电；当en为高电平时，对比输出单元电路通过比较其第一输入端和第二输入端的电压大小,得到out与电桥失衡型PUF单元电路工作过程分为预充电阶段和求值阶段，在预充电阶段,使能信号en＝0，此时电桥失衡型PUF单元电路通过预充电管第一PMOS管和第四PMOS管将输出信号out和预充电至高电平，从而使对比输出单元电路的内部节点C、D、X和Y也全部达到高电平，随着使能信号en＝1时，电桥失衡型PUF单元电路进入求值阶段.此时预充电管第一PMOS管和第四PMOS管截止，电桥失衡型PUF单元电路的输出端和反相输出端预充电结束，同时第六NMOS管导通、第七NMOS管和第八NMOS管将全部处于饱和状态，对比输出单元电路开始工作，电桥失衡型PUF单元电路开始求值，输出响应信号，由于其在集成电路制造过程中不可避免会引入工艺偏，由此导致四臂电桥单元电路中的第一NMOS管、第二NMNOS管、第三NMOS管和第四NMOS管的参数不相同，最终导致四臂电桥单元电路第一输出端的电压信号VA和第二输出端的电压信号VB不相等，对比输出单元电路通过比较存在随机偏差的第一输出端的电压VA和第二输出端的电压信号VB大小,产生不可预测的输出响应信号，并且对比输出单元电路内存在的交叉耦合结构构成正反馈，加快了电桥失衡型PUF单元电路的响应速度，实验验证，本发明的电桥失衡型PUF单元电路在电源电压1.2V，温度25℃下随机性可达51.8％(理想情况下随机性为50％)，本发明的电桥失衡型PUF单元电路在具有正确的逻辑功能的基础上，随机性较高。
本发明所要解决的技术问题之二是提供一种在具有正确的逻辑功能的基础上，随机性较高的电桥失衡型多位PUF电路。
本发明解决上述技术问题之二所采用的技术方案为：一种电桥失衡型多位PUF电路，包括时序控制器、行译码器、列译码器、存储阵列、行输出电路和列输出电路；所述的时序控制器分别和所述的行译码器、列译码器、存储阵列、行输出电路和列输出电路连接，所述的存储阵列由2n×2n个存储单元组成且2n×2n个所述的存储单元排列成2n行×2n列的矩阵，其中n为大于等于1的整数；所述的存储单元包括电桥失衡型PUF单元电路和四个NMOS管；所述的电桥失衡型PUF单元电路包括四臂电桥单元电路和对比输出单元电路；所述的四臂电桥单元电路包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管，所述的第一NMOS管的漏极、所述的第一NMOS管的栅极、所述的第二NMOS管的栅极和所述的第二NMOS管的源极均接入电源，所述的第二NMOS管的漏极、所述的第四NNOS管的栅极、所述的第四NMOS管的漏极、所述的第五NMOS管的漏极和所述的第五NMOS管的栅极连接且其连接端为所述的四臂电桥单元电路的第一输出端，所述的第一NMOS管的源极、所述的第三NMOS管的漏极、所述的第三NMOS管的栅极和所述的第五NMOS管的源极连接且其连接端为所述的四臂电桥单元电路的第二输出端，所述的第四NMOS管的源极和所述的第三NMOS管的源极均接地；所述的对比输出单元电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接电源，所述的第一PMOS管的栅极、所述的第四PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的电桥失衡型PUF单元电路的使能端，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第九NMOS管的漏极和所述的第十NMOS管的栅极连接且其连接端为所述的电桥失衡型PUF单元电路的输出端，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第九NMOS管的栅极和所述的第十NMOS管的漏极连接且其连接端为所述的电桥失衡型PUF单元电路的反相输出端，所述的第九NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第八NMOS管的漏极连接，所述的第七NMOS管的栅极和所述的四臂电桥单元电路的第一输出端连接，所述的第八NMOS管的栅极和所述的四臂电桥单元电路的第二输出端连接，所述的第七NMOS管的源极、所述的第八NMOS管的源极和所述的第六NMOS管的漏极连接，所述的第六NMOS管的源极接地；所述的四个NMOS管分别为第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管；所述的第十二NMOS管的栅极和所述的电桥失衡型PUF单元电路的输出端连接，所述的第十二NMOS管的源极接地，所述的第十二NMOS管的漏极和所述的第十一NMOS管的漏极连接，所述的第十一NMOS管的栅极为所述的存储单元的行读信号输入端，所述的第十一NMOS管的源极为所述的存储单元的第一输出端，所述的第十三NMOS管的栅极和所述的电桥失衡型PUF单元电路的反相输出端连接，所述的第十三NMOS管的源极接地，所述的第十三NMOS管的漏极和所述的第十四NMOS管的漏极连接，所述的第十四NMOS管的栅极为所述的存储单元的列读信号输入端，所述的第十四NMOS管的源极为所述的存储单元的第二输出端，所述的电桥失衡型PUF单元电路的使能端为所述的存储单元的使能端；位于第j行的2n个所述的存储单元的行读信号输入端连接且其连接端为所述的存储阵列的第j行读信号输入端，位于第j列的2n个所述的存储单元的列读信号输入端连接且其连接端为所述的存储阵列的第j列读信号输入端，位于第j行的2n个所述的存储单元的第一输出端连接且其连接端为所述的存储阵列的第j行输出端，位于第j列的2n个所述的存储单元的第二输出端连接且其连接端为所述的存储阵列的第j列输出端，j＝1，2，…2n；2n×2n个所述的存储单元的使能端连接且其连接端为所述的存储阵列的使能端，所述的存储阵列的使能端和所述的时序控制器连接；所述的存储阵列的第1行读信号输入端～第2n行读信号输入端分别与所述的行译码器连接，所述的存储阵列的第1列读信号输入端～第2n列读信号输入端分别与所述的列译码器连接，所述的存储阵列的第1行输出端～第2n行输出端分别与所述的行输出电路连接，所述的存储阵列的第1列输出端～第2n列输出端分别与所述的列输出电路连接。
所述的行输出电路包括2n位行输出单元电路，所述的行输出单元电路包括第五PMOS管、第六PMOS管和第一反相器；所述的第五PMOS管的源极和所述的第六PMOS管的源极均接入电源，所述的第五PMOS管的栅极为所述的行输出单元电路的使能端，所述的第五PMOS管的漏极、所述的第六PMOS管的漏极和所述的第一反相器的输入端连接且其连接端为所述的行输出单元电路的输出端，所述的第一反相器的输出端和所述的第六PMOS管的栅极连接；2n位所述的行输出单元电路的使能端连接且其连接端为所述的行输出电路的使能端，所述的行输出电路的使能端和所述的时序控制器连接；所述的存储阵列的第j行输出端和第j位所述的行输出单元电路的连接。该电路在进行行输出时,位线上的数据不会影响到电桥失衡型PUF单元电路产生的数值,降低扰乱内部数据的可能性,进一步提高电桥失衡型多位PUF电路稳定性。
所述的列输出电路包括2n位列输出单元电路，所述的列输出单元电路包括第七PMOS管、第八PMOS管和第二反相器；所述的第七PMOS管的源极和所述的第八PMOS管的源极均接入电源，所述的第七PMOS管的栅极为所述的列输出单元电路的使能端，所述的第七PMOS管的漏极、所述的第八PMOS管的漏极和所述的第二反相器的输入端连接且其连接端为所述的列输出单元电路的输出端，所述的第二反相器的输出端和所述的第八PMOS管的栅极连接；2n位所述的列输出单元电路的使能端连接且其连接端为所述的列输出电路的使能端，所述的列输出电路的使能端和所述的时序控制器连接；所述的存储阵列的第j列输出端和第j位所述的列输出单元电路连接。该电路在进行列输出时,位线上的数据不会影响到电桥失衡型PUF单元电路产生的数值,降低扰乱内部数据的可能性,进一步提高电桥失衡型多位PUF电路的稳定性。
与现有技术相比，本发明的电桥失衡型多位PUF电路的优点在于通过时序控制器、行译码器、列译码器、存储阵列、行输出电路和列输出电路来构造电桥失衡型多位PUF电路，时序控制器分别和行译码器、列译码器、存储阵列、行输出电路和列输出电路连接，存储阵列由2n×2n个存储单元组成且2n×2n个存储单元排列成2n行×2n列的矩阵，其中n为大于等于1的整数；存储单元包括电桥失衡型PUF单元电路和四个NMOS管；通过四臂电桥单元电路和对比输出单元电路来构建电桥失衡型PUF单元电路，对比输出单元电路为由第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管构成的电压型灵敏放大器，对比输出单元电路的使能端接入使能信号为en，输出端的输出响应为out，反相输出端的输出响应为在对比输出单元电路工作前，对比输出单元电路的输出端先利用使能信号en为低电平进行预充电；当en为高电平时，对比输出单元电路通过比较其第一输入端和第二输入端的电压大小,得到out与电桥失衡型PUF单元电路工作过程分为预充电阶段和求值阶段，在预充电阶段,使能信号en＝0，此时电桥失衡型PUF单元电路通过预充电管第一PMOS管和第四PMOS管将输出信号out和预充电至高电平，从而使对比输出单元电路的内部节点C、D、X和Y也全部达到高电平，随着使能信号en＝1时，电桥失衡型PUF单元电路进入求值阶段.此时预充电管第一PMOS管和第四PMOS管截止，电桥失衡型PUF单元电路的输出端和反相输出端预充电结束，同时第六NMOS管导通、第七NMOS管和第八NMOS管将全部处于饱和状态，对比输出单元电路开始工作，电桥失衡型PUF单元电路开始求值，输出响应信号，由于其在集成电路制造过程中不可避免会引入工艺偏，由此导致四臂电桥单元电路中的第一NMOS管、第二NMNOS管、第三NMOS管和第四NMOS管的参数不相同，最终导致四臂电桥单元电路第一输出端的电压信号VA和第二输出端的电压信号VB不相等，对比输出单元电路通过比较存在随机偏差的第一输出端的电压VA和第二输出端的电压信号VB大小,产生不可预测的输出响应信号，并且对比输出单元电路内存在的交叉耦合结构构成正反馈，加快了电桥失衡型PUF单元电路的响应速度，实验验证，电桥失衡型PUF单元电路在电源电压1.2V，温度25℃下随机性可达51.8％，本发明的电桥失衡型多位PUF电路在具有正确的逻辑功能的基础上，随机性较高。
附图说明
图1(a)为本发明的电桥失衡型PUF单元电路的电路图；
图1(b)为本发明的电桥失衡型PUF单元电路在第一NMOIS管的宽长比大于第二NMOS管时的输出响应图；
图1(c)为本发明的电桥失衡型PUF单元电路在第一NMOIS管的宽长比小于第二NMOS管时的输出响应图；
图1(d)为本发明的电桥失衡型PUF单元电路在正常环境(电压为1.2V，温度为25℃)下，通过Monte Carlo仿真(N＝128,k＝5)的仿真结果图；
图1(e)为本发明的电桥失衡型PUF单元电路在不同电压下((1.20±0.05)V)输出逻辑1的平均随机性；
图2为本发明的电桥失衡型多位PUF电路的结构图；
图3为本发明的电桥失衡型多位PUF电路的存储单元的电路图；
图4为本发明的电桥失衡型多位PUF电路的行输出单元电路的电路图；
图5为本发明的电桥失衡型多位PUF电路的列输出单元电路的电路图；
图6为本发明的电桥失衡型多位PUF电路的工作时序图。
具体实施方式
本发明公开了一种电桥失衡型PUF单元电路，以下结合附图实施例对本发明的电桥失衡型PUF单元电路作进一步详细描述。
实施例：如图1(a)所示，一种电桥失衡型PUF单元电路，包括四臂电桥单元电路和对比输出单元电路；四臂电桥单元电路包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5，第一NMOS管N1的漏极、第一NMOS管N1的栅极、第二NMOS管N2的栅极和第二NMOS管N2的源极均接入电源，第二NMOS管N2的漏极、第四NMOS管N4的栅极、第四NMOS管N4的漏极、第五NMOS管N5的漏极和第五NMOS管N5的栅极连接且其连接端为四臂电桥单元电路的第一输出端，第一NMOS管N1的源极、第三NMOS管N3的漏极、第三NMOS管N3的栅极和第五NMOS管N5的源极连接且其连接端为四臂电桥单元电路的第二输出端，第四NMOS管N4的源极和第三NMOS管N3的源极均接地；对比输出单元电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9和第十NMOS管N10；第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极和第四PMOS管P4的源极均接电源，第一PMOS管P1的栅极、第四PMOS管P4的栅极和第六NMOS管N6的栅极连接且其连接端为电桥失衡型PUF单元电路的使能端，第一PMOS管P1的漏极、第二PMOS管P2的漏极、第三PMOS管P3的栅极、第九NMOS管N9的漏极和第十NMOS管N10的栅极连接且其连接端为电桥失衡型PUF单元电路的输出端，第二PMOS管P2的栅极、第三PMOS管P3的漏极、第四PMOS管P4的漏极、第九NMOS管N9的栅极和第十NMOS管N10的漏极连接且其连接端为电桥失衡型PUF单元电路的反相输出端，第九NMOS管N9的源极和第七NMOS管N7的漏极连接，第十NMOS管N10的源极和第八NMOS管N8的漏极连接，第七NMOS管N7的栅极和四臂电桥单元电路的第一输出端连接，第八NMOS管N8的栅极和四臂电桥单元电路的第二输出端连接，第七NMOS管N7的源极、第八NMOS管N8的源极和第六NMOS管N6的漏极连接，第六NMOS管N6的源极接地。
为了验证本发明的电桥失衡型PUF单元电路逻辑功能正确性，观察电压存在偏差时电路的输出响应是否正确。即当第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4的阻值与所设计要求存在差异时，输出响应为逻辑1或者逻辑0。在理想条件下，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4各项参数完全相同,由其组成的四臂电桥处于平衡状态。图5即为电桥失衡时电桥失衡型PUF单元电路的响应情况。第一NMOS管N1和第二NMOS管N2的沟道宽长比分别为720nm:60nm和660nm:60nm时的响应情况如图1(b)所示，由于第二NMOS管N2比第一NMOS管N1的阻值大，所以节点电压VA小于VB，即第八NMOS管N8比第七NMOS管N7的栅电压大,通过对比输出单元电路对比后out输出高电平；反之out输出低电平，如图1(c)所示。分析图1(b)和图1(c)可知，本发明的电桥失衡型PUF单元电路逻辑功能正确。
本发明的电桥失衡型PUF单元电路在正常环境(电压为1.2V，温度为25℃)下，通过Monte Carlo仿真(N＝128,k＝5)，结果如图1(d)所示，计算出此时的平均随机性为51.8％。图1(e)给出了本发明的电桥失衡型PUF单元电路在不同电压下((1.20±0.05)V)输出逻辑1的平均随机性，其中最大为65.8％，最小为46.4％，以上均可以表明，本发明的电桥失衡型PUF单元电路在不同电压环境中时具有较高的随机性。
对本发明的电桥失衡型PUF单元电路与其他类型PUF单元电路进行对比，结果见表1。
表1不同类型PUF单元电路对比
表1中，文献1为LIM D,LEE J W,GASSEND B,et al.Extracting secret keysfrom integrated circuits[J].IEEE Transactions on Very Large Scale IntegrationSystems,2005,13(10):1200-1205.；文献2为LAO Y J,KESHAB K P.Statistical analysisof MUX-based physical unclonable functions[J].IEEE Trans-actions on Computer-aided Design of Integrated Circuits and Systems,2014,33(5):649-662.；文献3为汪鹏君,张学龙,张跃军.基于最优控制电压的高鲁棒性PUF电路设计[J].电子学报,2015,43(5):907-910.。从表1中可以发现，本发明的电桥失衡型PUF单元电路与其他PUF单元电路相比具有良好的随机性和较小的面积。
本发明还公开了一种采用上述电桥失衡型PUF单元电路的电桥失衡型多位PUF电路，以下结合附图实施例对本发明的电桥失衡型多位PUF电路作进一步详细描述。
实施例一：如图1(a)、图2和图3所示，一种电桥失衡型多位PUF电路，包括时序控制器、行译码器、列译码器、存储阵列、行输出电路和列输出电路；时序控制器分别和行译码器、列译码器、存储阵列、行输出电路和列输出电路连接，存储阵列由2n×2n个存储单元(cell)组成且2n×2n个存储单元排列成2n行×2n列的矩阵，其中n为大于等于1的整数；存储单元包括电桥失衡型PUF单元电路和四个NMOS管；电桥失衡型PUF单元电路包括四臂电桥单元电路和对比输出单元电路；四臂电桥单元电路包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5，第一NMOS管N1的漏极、第一NMOS管N1的栅极、第二NMOS管N2的栅极和第二NMOS管N2的源极均接入电源，第二NMOS管N2的漏极、第四NMOS管N4的栅极、第四NMOS管N4的漏极、第五NMOS管N5的漏极和第五NMOS管N5的栅极连接且其连接端为四臂电桥单元电路的第一输出端，第一NMOS管N1的源极、第三NMOS管N3的漏极、第三NMOS管N3的栅极和第五NMOS管N5的源极连接且其连接端为四臂电桥单元电路的第二输出端，第四NMOS管N4的源极和第三NMOS管N3的源极均接地；对比输出单元电路包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9和第十NMOS管N10；第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极和第四PMOS管P4的源极均接电源，第一PMOS管P1的栅极、第四PMOS管P4的栅极和第六NMOS管N6的栅极连接且其连接端为电桥失衡型PUF单元电路的使能端，第一PMOS管P1的漏极、第二PMOS管P2的漏极、第三PMOS管P3的栅极、第九NMOS管N9的漏极和第十NMOS管N10的栅极连接且其连接端为电桥失衡型PUF单元电路的输出端，第二PMOS管P2的栅极、第三PMOS管P3的漏极、第四PMOS管P4的漏极、第九NMOS管N9的栅极和第十NMOS管N10的漏极连接且其连接端为电桥失衡型PUF单元电路的反相输出端，第九NMOS管N9的源极和第七NMOS管N7的漏极连接，第十NMOS管N10的源极和第八NMOS管N8的漏极连接，第七NMOS管N7的栅极和四臂电桥单元电路的第一输出端连接，第八NMOS管N8的栅极和四臂电桥单元电路的第二输出端连接，第七NMOS管N7的源极、第八NMOS管N8的源极和第六NMOS管N6的漏极连接，第六NMOS管N6的源极接地；四个NMOS管分别为第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13和第十四NMOS管；第十二NMOS管N12的栅极和电桥失衡型PUF单元电路的输出端连接，第十二NMOS管N12的源极接地，第十二NMOS管N12的漏极和第十一NMOS管N11的漏极连接，第十一NMOS管N11的栅极为存储单元的行读信号输入端，第十一NMOS管N11的源极为存储单元的第一输出端，第十三NMOS管N13的栅极和电桥失衡型PUF单元电路的反相输出端连接，第十三NMOS管N13的源极接地，第十三NMOS管N13的漏极和第十四NMOS管的漏极连接，第十四NMOS管的栅极为存储单元的列读信号输入端，第十四NMOS管的源极为存储单元的第二输出端，电桥失衡型PUF单元电路的使能端为存储单元的使能端；位于第j行的2n个存储单元的行读信号输入端连接且其连接端为存储阵列的第j行读信号输入端，位于第j列的2n个存储单元的列读信号输入端连接且其连接端为存储阵列的第j列读信号输入端，位于第j行的2n个存储单元的第一输出端连接且其连接端为存储阵列的第j行输出端，位于第j列的2n个存储单元的第二输出端连接且其连接端为存储阵列的第j列输出端，j＝1，2，…2n；2n×2n个存储单元的使能端连接且其连接端为存储阵列的使能端，存储阵列的使能端和时序控制器连接；存储阵列的第1行读信号输入端～第2n行读信号输入端分别与行译码器连接，存储阵列的第1列读信号输入端～第2n列读信号输入端分别与列译码器连接，存储阵列的第1行输出端～第2n行输出端分别与行输出电路连接，存储阵列的第1列输出端～第2n列输出端分别与列输出电路连接。
本实施例中，时序控制器、行译码器、列译码器、行输出电路和列输出电路均采用其技术领域的成熟产品。
实施例二：本实施例与实施例一基本相同，区别仅在于：如图4所示，本实施例中，行输出电路包括2n位行输出单元电路，行输出单元电路包括第五PMOS管P5、第六PMOS管P6和第一反相器T1；第五PMOS管P5的源极和第六PMOS管P6的源极均接入电源，第五PMOS管P5的栅极为行输出单元电路的使能端，第五PMOS管P5的漏极、第六PMOS管P6的漏极和第一反相器T1的输入端连接且其连接端为行输出单元电路的输出端，第一反相器T1的输出端和第六PMOS管P6的栅极连接；2n位行输出单元电路的使能端连接且其连接端为行输出电路的使能端，行输出电路的使能端和时序控制器连接；存储阵列的第j行输出端和第j位行输出单元电路的连接。
如图5所示，本实施例中，列输出电路包括2n位列输出单元电路，列输出单元电路包括第七PMOS管P7、第八PMOS管P8和第二反相器T2；第七PMOS管P7的源极和第八PMOS管P8的源极均接入电源，第七PMOS管P7的栅极为列输出单元电路的使能端，第七PMOS管P7的漏极、第八PMOS管P8的漏极和第二反相器T2的输入端连接且其连接端为列输出单元电路的输出端，第二反相器T2的输出端和第八PMOS管P8的栅极连接；2n位列输出单元电路的使能端连接且其连接端为列输出电路的使能端，列输出电路的使能端和时序控制器连接；存储阵列的第j列输出端和第j位列输出单元电路连接。
本实施例中，时序控制器、行译码器和列译码器均采用其技术领域的成熟产品。
本发明的电桥失衡型多位PUF电路的工作时序图如图6所示，为电桥失衡型多位PUF电路工作时序图,其中,Pre为预充电信号，en为电桥失衡型PUF单元电路预充求值使能信号，Sel为行/列译码器选择信号,Data bus[2n-1:0]为输出信号。

Claims (4)

1.一种电桥失衡型PUF单元电路，其特征在于包括四臂电桥单元电路和对比输出单元电路；
所述的四臂电桥单元电路包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管，所述的第一NMOS管的漏极、所述的第一NMOS管的栅极、所述的第二NMOS管的栅极和所述的第二NMOS管的源极均接入电源，所述的第二NMOS管的漏极、所述的第四NNOS管的栅极、所述的第四NMOS管的漏极、所述的第五NMOS管的漏极和所述的第五NMOS管的栅极连接且其连接端为所述的四臂电桥单元电路的第一输出端，所述的第一NMOS管的源极、所述的第三NMOS管的漏极、所述的第三NMOS管的栅极和所述的第五NMOS管的源极连接且其连接端为所述的四臂电桥单元电路的第二输出端，所述的第四NMOS管的源极和所述的第三NMOS管的源极均接地；
所述的对比输出单元电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接电源，所述的第一PMOS管的栅极、所述的第四PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的电桥失衡型PUF单元电路的使能端，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第九NMOS管的漏极和所述的第十NMOS管的栅极连接且其连接端为所述的电桥失衡型PUF单元电路的输出端，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第九NMOS管的栅极和所述的第十NMOS管的漏极连接且其连接端为所述的电桥失衡型PUF单元电路的反相输出端，所述的第九NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第八NMOS管的漏极连接，所述的第七NMOS管的栅极和所述的四臂电桥单元电路的第一输出端连接，所述的第八NMOS管的栅极和所述的四臂电桥单元电路的第二输出端连接，所述的第七NMOS管的源极、所述的第八NMOS管的源极和所述的第六NMOS管的漏极连接，所述的第六NMOS管的源极接地。
2.一种电桥失衡型多位PUF电路，包括时序控制器、行译码器、列译码器、存储阵列、行输出电路和列输出电路；所述的时序控制器分别和所述的行译码器、列译码器、存储阵列、行输出电路和列输出电路连接，所述的存储阵列由2n×2n个存储单元组成且2n×2n个所述的存储单元排列成2n行×2n列的矩阵，其中n为大于等于1的整数；其特征在于
所述的存储单元包括电桥失衡型PUF单元电路和四个NMOS管；所述的电桥失衡型PUF单元电路包括四臂电桥单元电路和对比输出单元电路；所述的四臂电桥单元电路包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管，所述的第一NMOS管的漏极、所述的第一NMOS管的栅极、所述的第二NMOS管的栅极和所述的第二NMOS管的源极均接入电源，所述的第二NMOS管的漏极、所述的第四NNOS管的栅极、所述的第四NMOS管的漏极、所述的第五NMOS管的漏极和所述的第五NMOS管的栅极连接且其连接端为所述的四臂电桥单元电路的第一输出端，所述的第一NMOS管的源极、所述的第三NMOS管的漏极、所述的第三NMOS管的栅极和所述的第五NMOS管的源极连接且其连接端为所述的四臂电桥单元电路的第二输出端，所述的第四NMOS管的源极和所述的第三NMOS管的源极均接地；所述的对比输出单元电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接电源，所述的第一PMOS管的栅极、所述的第四PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的电桥失衡型PUF单元电路的使能端，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第九NMOS管的漏极和所述的第十NMOS管的栅极连接且其连接端为所述的电桥失衡型PUF单元电路的输出端，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第九NMOS管的栅极和所述的第十NMOS管的漏极连接且其连接端为所述的电桥失衡型PUF单元电路的反相输出端，所述的第九NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第八NMOS管的漏极连接，所述的第七NMOS管的栅极和所述的四臂电桥单元电路的第一输出端连接，所述的第八NMOS管的栅极和所述的四臂电桥单元电路的第二输出端连接，所述的第七NMOS管的源极、所述的第八NMOS管的源极和所述的第六NMOS管的漏极连接，所述的第六NMOS管的源极接地；所述的四个NMOS管分别为第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管；所述的第十二NMOS管的栅极和所述的电桥失衡型PUF单元电路的输出端连接，所述的第十二NMOS管的源极接地，所述的第十二NMOS管的漏极和所述的第十一NMOS管的漏极连接，所述的第十一NMOS管的栅极为所述的存储单元的行读信号输入端，所述的第十一NMOS管的源极为所述的存储单元的第一输出端，所述的第十三NMOS管的栅极和所述的电桥失衡型PUF单元电路的反相输出端连接，所述的第十三NMOS管的源极接地，所述的第十三NMOS管的漏极和所述的第十四NMOS管的漏极连接，所述的第十四NMOS管的栅极为所述的存储单元的列读信号输入端，所述的第十四NMOS管的源极为所述的存储单元的第二输出端，所述的电桥失衡型PUF单元电路的使能端为所述的存储单元的使能端；
位于第j行的2n个所述的存储单元的行读信号输入端连接且其连接端为所述的存储阵列的第j行读信号输入端，位于第j列的2n个所述的存储单元的列读信号输入端连接且其连接端为所述的存储阵列的第j列读信号输入端，位于第j行的2n个所述的存储单元的第一输出端连接且其连接端为所述的存储阵列的第j行输出端，位于第j列的2n个所述的存储单元的第二输出端连接且其连接端为所述的存储阵列的第j列输出端，j＝1，2，…2n；2n×2n个所述的存储单元的使能端连接且其连接端为所述的存储阵列的使能端，所述的存储阵列的使能端和所述的时序控制器连接；所述的存储阵列的第1行读信号输入端～第2n行读信号输入端分别与所述的行译码器连接，所述的存储阵列的第1列读信号输入端～第2n列读信号输入端分别与所述的列译码器连接，所述的存储阵列的第1行输出端～第2n行输出端分别与所述的行输出电路连接，所述的存储阵列的第1列输出端～第2n列输出端分别与所述的列输出电路连接。
3.根据权利要求2所述的一种电桥失衡型多位PUF电路，其特征在于所述的行输出电路包括2n位行输出单元电路，所述的行输出单元电路包括第五PMOS管、第六PMOS管和第一反相器；所述的第五PMOS管的源极和所述的第六PMOS管的源极均接入电源，所述的第五PMOS管的栅极为所述的行输出单元电路的使能端，所述的第五PMOS管的漏极、所述的第六PMOS管的漏极和所述的第一反相器的输入端连接且其连接端为所述的行输出单元电路的输出端，所述的第一反相器的输出端和所述的第六PMOS管的栅极连接；2n位所述的行输出单元电路的使能端连接且其连接端为所述的行输出电路的使能端，所述的行输出电路的使能端和所述的时序控制器连接；所述的存储阵列的第j行输出端和第j位所述的行输出单元电路的连接。
4.根据权利要求3所述的一种电桥失衡型多位PUF电路，其特征在于所述的列输出电路包括2n位列输出单元电路，所述的列输出单元电路包括第七PMOS管、第八PMOS管和第二反相器；所述的第七PMOS管的源极和所述的第八PMOS管的源极均接入电源，所述的第七PMOS管的栅极为所述的列输出单元电路的使能端，所述的第七PMOS管的漏极、所述的第八PMOS管的漏极和所述的第二反相器的输入端连接且其连接端为所述的列输出单元电路的输出端，所述的第二反相器的输出端和所述的第八PMOS管的栅极连接；2n位所述的列输出单元电路的使能端连接且其连接端为所述的列输出电路的使能端，所述的列输出电路的使能端和所述的时序控制器连接；所述的存储阵列的第j列输出端和第j位所述的列输出单元电路连接。
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