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Die
vorliegende Erfindung bezieht sich auf eine Halbleiter-Speicheranordnung,
in welcher Datenwerte durch eine Strom-zu-Spannungs-Umwandlung gemessen
werden, im spezielleren für
die Bereitstellung eines geeigneten Referenzstroms und einer Referenzspannung
in dieser Art der Speicheranordnung.
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Stromsignale
werden für
den Datentransport in, zum Beispiel, permanenten Speicheranordnungen
mit einzelnen Transistorspeicherzellen verwendet. Wenn ausgewählt, leiten
die Speicherzellen entweder den Strom oder blockieren den Strom,
abhängig
von dem gespeicherten Datenwert. Messschaltungen in der Speicheranordnung
wandeln den Stromfluss in ein Datenspannungssignal Vs um, welches
ein hohes Niveau oder ein niedriges Niveau hat, abhängig von
dem gespeicherten Datenwert.
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Solch
eine Speicheranordnung hat auch Referenzspeicherzellen, welche den
Strom immer leiten, wenn ausgewählt.
Messschaltungen leiten einen von den Referenzspeicherzellen empfangenen
Referenzstrom in ein Referenzspannungssignal Vref um, welches ein
Zwischenniveau zwischen den hohen und den niedrigen Vs- Niveaus
hat. Die Differenz zwischen Vs und Vref wird verstärkt, um
ein "1"- oder "0"-Datenausgangssignal zu erzeugen.
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Für die schnelle
und zuverlässige
Verstärkung
der Vs-Vref-Diffenrenz, wird das Referenzspannungsniveau Vref vorzugsweise
auf halbem Wege zwischen den zwei Vs-Niveaus angeordnet. In herkömmlichen
Speicheranordnungen jedoch, abhängig von
der Anordnung der zu lesenden Speicherzellen, oder von in anderen
Speicherzellen gespeicherten Daten, kann das Vref-Niveau ganz nahe
bei einem der zwei Vs-Niveaus sein. Ein resultierendes Problem ist,
dass eine Extrazeit für
die Verstärkung
der Vs-Vref-Differenz
zugelassen werden muss, so dass auf gespeicherte Daten nicht schnell
zugegriffen werden kann. In dem schlimmsten Fall, kann der falsche Datenwert
gelesen werden.
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Die
US-A-5 680 357 auf welcher der Oberbegriff der unabhängigen Ansprüche basiert,
offenbart ein elektronisches Speicherabtastschema mit hoher Geschwindigkeit,
geringem Rauschen und geringem Strom. Ein Speicherbaustein gemäß der US-A-5
680 357 umfasst eine Speicherzelle, die eine Speicherspannung erzeugt,
wenn auf die Speicherzelle zugegriffen wird, wobei die Speicherspannung
mit einer ersten Rate von einer Vorladungs-Spannung zu einer Entlade-Spannung
zunimmt, wenn die Speicherzelle vorher in einen ersten Zustand Programmiert
ist, und bei der die Speicherspannung bei der Vorladungs-Spannung bleibt,
wenn die Speicherzelle vorher auf einen zweiten Zustand programmiert
worden ist; eine Referenzspeicherzelle erzeugt eine Referenzspannung,
wobei die Referenzspannung mit einer zweiten Rate von einer Vorladungs-Spannung
zu der Entladungsspannung zunimmt, wenn die Speicherzelle ausgewählt wird,
wobei die zweite Rate langsamer als die erste Rate ist; und einen
Differenzabtastverstärker,
der auf die Referenzspannung und die Speicherspannung anspricht,
um eine erste Abtastausgangsspannung zu erzeugen, wenn die Speicherspannung
die Referenzspannung übersteigt, und
eine zweite Abta stausgangsspannung zu erzeugen, wenn die Referenzspannung
die Speicherspannung übersteigt.
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Eine
weitere Erklärung
dieses Problems wird in der detaillierten Beschreibung der Erfindung
gegeben.
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Es
ist ein allgemeines Ziel der vorliegenden Erfindung, die Lesezugriffszeit
einer Halbleiter-Speicheranordnung
zu verkürzen.
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Ein
spezielleres Ziel ist, einen geeigneten Referenzstrom und eine Referenzspannung
zur Verwendung beim Lesen der Daten in einer Halbleiter-Speicheranordnung
zu bieten.
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Entsprechend
der technischen Lehre der EP1 047 079, welche die Stammanmeldung
dieses Patents ist, hat eine Halbleiter-Speicheranordnung zwei Arten
von Transistoren mit unterschiedlichen Durchlass-Widerständen. Die
Transistoren haben Steueranschlüsse,
welche mit einer Vielzahl von Wortleitungen verbunden sind. Transistoren
der Art mit dem höheren
Durchlass-Widerstand werden entsprechend dem Wortleitungspotential
an- und ausgeschaltet. Transistoren der anderen Art verbleiben unabhängig von
dem Wortleitungspotential angeschaltet. Die Halbleiter-Speicheranordnung
hat zumindest eine Spalte von Transistoren dieser Art, welche in Reihe
verbunden sind, wobei sie einen Zellstrom leiten, wenn alle angeschaltet
sind, wobei jede der Transistoren eine Speicherzelle bilden.
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Die
Halbleiter-Speicheranordnung hat auch einen Referenzverstärker, welcher
einen Referenzstrom empfängt
und eine Referenzspannung erzeugt, und einen Datenmessverstärker unter
Verwendung der Referenzspannung, um den Zellstrom in ein Datenspannungssignalumzuwandeln.
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Der
Referenzstrom wird durch eine Referenzspalte zugeführt, welche
zwei parallele Strompfade hat, welche sich an einem gemeinsamen
Knoten verbinden, welcher mit dem Referenzverstärker verbunden ist. Jeder Strompfad
hat eine im wesentlichen gleiche Anzahl von Transistoren, aber zumindest
drei der obigen zwei Arten, welche in Reihe verbunden sind. Jede
Wortleitung ist mit den Steueranschlüssen eines Transistors auf
jedem Strompfad verbunden, wobei diese zwei Transistoren von unterschiedlicher
Art sind.
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Der
Referenzstrom fließt
auf einem der zwei parallelen Strompfade zu einer Zeit. Ein geeigneter Referenzstrom
wird erhalten, da eine im wesentlichen gleiche Anzahl von Transistoren
der zwei Arten auf dem Strompfad vorhanden sind. Eine geeignete Referenzspannung
wird folglich erhalten.
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Nach
einem Aspekt der Erfindung hat eine Halbleiter-Speicheranordnung,
eine Vielzahl von Referenzverstärkern,
welche jeweilige Referenzströme in
entsprechende Referenzspannungen umwandeln, eine Vielzahl von Datenmessverstärkern, die
die Referenzspannungen benutzen, um die Zellströme in die jeweiligen Datenspannungssignale
umzuwandeln; und ein Speicherzellenfeld, welches die Referenzströme und die
Zellströme
liefert. Wenigstens zwei der Datenmessverstärker empfangen Zellströme von den
je welligen Abschnitten des Speicherzellenfeldes, die verschiedene
Layouts haben. Jeder der miteinander verbundenen Datenmessverstärker und
Referenzverstärker
empfangen jedoch einen Referenzstrom und einen Zellstrom von Abschnitten
des Speicherzellenfeldes, die gegenseitig gleiche Layouts haben.
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In
den beigefügten
Zeichnungen ist:
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1 ein
Schaltungsdiagramm, welches eine herkömmliche Speicheranordnung mit
einer NAND-Architektur darstellt;
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2 ein
Wellenformdiagramm, welches das Auslesen von Daten von der Speicheranordnung in 1 darstellt;
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3 ein
Schaltungsdiagramm einer anderen Halbleiter-Speicheranordnung mit
einer NAND-Architektur, welche die vorliegende Erfindung umfasst;
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4 ein
Wellenformdiagramm, welches das Auslesen von Daten von der Speicheranordnung in 3 darstellt;
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5 ein
Schaltungsdiagramm, welches eine Abänderung der Speicheranordnung
in 3 darstellt;
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6 ein
Schaltungsdiagramm einer anderen Halbleiter-Speicheranordnung mit
einer NAND-Architektur, welche die vorliegende Erfindung umfasst;
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7 ein
Schaltungsdiagramm, das eine herkömmliche Halbleiter-Speicheranordnung
mit einer NOR-Architektur
zeigt; und
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8 ein
Schaltungsdiagramm einer anderen Halbleiter-Speicheranordnung mit
einer NOR-Architektur, welche die vorliegende Erfindung umfasst.
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Die
1 bis
5 und
die entsprechenden Teile der Beschreibung offenbaren die Halbleiter-Speicheranordnung
der
EP 1 047 079 . Sie
verbleiben in der vorliegenden Patentbeschreibung zum Zwecke eines
besseren Verständnisses
der vorliegenden Erfindung.
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Ausführungsformen
der Erfindung werden unter Bezugnahme auf die angefügten Zeichnungen beschrieben,
in welchen ähnliche
Teile durch ähnliche
Bezugsziffern gekennzeichnet sind. Alle der Ausführungsformen sind permanente
Halbleiter-Speicheranordnungen. Zwei herkömmliche permanente Halbleiter-Speicheranordnungen,
welche nahe verwandt mit den Ausführungsformen sind, werden auch beschrieben.
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Bezugnehmend
auf 1, die erste verwandte herkömmliche permanente Halbleiter-Speicheranordnung
umfasst einen Array der Feldeffekttransistoren, einige von denen
sind Anreicherungstyp-n-Kanal-Metalloxid-Halbleiter-(NMOS)-Transistoren 1,
der Rest sind Verarmungsschicht-n-Kanal-Metalloxid-Halbleiter-(DMOS)-Transistoren 2.
Der Gateanschluss (der Steueranschluss) von jedem dieser Transistoren 1, 2 ist
mit einer der Vielzahl der Wortleitungen verbunden, als WL0 bis
WLn gekennzeichnet.
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Ein
NMOS-Transistor 1 leitet Strom, wenn sein Gateanschluss
an einem positiven Spannungsniveau ist, untenstehend bezeichnet
als das hohe logische Niveau oder Vcc-Niveau, und sperrt Strom, wenn
sein Gateanschluss an dem niedrigen logischen Niveau oder Grundniveau
ist. Ein NMOS-Transistor 1 hat folglich eine positive Schwellenspannung dazwischenliegend
zwischen den hohen und den niedrigen logischen Niveaus. Ein DMOS-Transistor 2 hat
ein negatives Schwellenniveau, und leitet Strom bei beidem, wenn
sein Gateanschluss an dem hohen logischen Niveau ist und wenn sein
Gateanschluss an dem niedrigen logischen Niveau ist.
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Das
Speicherzellenfeld beinhaltet eine Datenzellenspalte 10A,
welche eine Vielzahl von NMOS-Transistoren 1 und/oder
DMOS-Transistoren 2 umfasst, welche in Reihe auf einer
Bitleitung B verbunden sind. Jeder Transistor 1, 2 in
dieser Spalte 10A bildet eine Speicherzelle. Der Wert der
in der Zelle gespeicherten Daten hängt davon ab, ob der Transistor
DMOS- oder ein NMOS-Transistor ist. Das Feld beinhaltet auch eine
dazugehörige
Referenzzellenspalte 10B, welche nur die DMOS-Transistoren 2 umfasst,
welche in Reihe von einer Referenzbitleitung RB verbunden sind.
Die Bitleitung B und die Referenzbitleitung RB empfangen beide Strom
in dem Vcc-Spannungsniveau von der Stromquelle, wie beispielsweise
einen externen Anschluss (nicht sichtbar) der Halbleiter-Speicheranordnung.
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Die
Bitleitung B ist durch weitere Transistoren 11a, 11b, 12a, 12b mit
einem Datenmessverstärker 13 verbunden.
Der Datenmessverstärker 13 umfasst
einen p-Kanal-Metalloxid-Halbleiter-(PMOS)-Transistor 13a und zwei NMOS-Transistoren 13b, 13c.
Der Source-Anschluss des PMOS-Transistors 13a empfängt Vcc
von der Stromquelle (durch einen Pfeil gekennzeichnet). Die Drain-Anschlüsse des
PMOS-Transistors 13a und des
NMOS-Transistors 13b sind wechselweise mit dem Gateanschluss
des NMOS-Transistors 13c,
und mit einem Ausgangsanschluss für ein Datenspannungssignal
Vs verbunden. Der Source-Anschluss des NMOS-Transistors 13b und
der Drain-Anschluss des NMOS-Transistors 13c sind wechselweise
mit der Bitleitung B verbunden. Der Source-Anschluss des NMOS-Transistors 13c ist
mit der Erde verbunden. Die Transistoren 13a, 13b, 13c sind
folglich in Reihe zwischen der Stromquelle und der Erde verbunden.
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Die
Referenzbitleitung RB ist durch die Transistoren 14a, 14b, 15a, 15b mit
dem Referenzverstärker 16 verbunden.
Der Referenzverstärker 16 umfasst
einen PMOS-Transistor 16a, welcher in Reihe mit zwei NMOS-Transistoren 16b, 16c zwischen der
Stromquelle und der Erde verbunden ist, und einen anderen PMOS-Transistor 16d,
welche in Reihe mit zwei weiteren NMOS-Transistoren 16e, 16f zwischen
der Stromquelle und der Erde verbunden sind. Die Drain-Anschlüsse der
Transistoren 16a, 16b, 16d, 16e sind
wechselweise mit den Gateanschlüssen
der Transistoren 16b, 16c, 16e, 16f mit
dem Gateanschluss des Transistors 13b in dem Datenmessverstärker 13 und
mit einem Ausgangsanschluss für
eine Referenz spannung Vref verbunden. Die Source-Anschlüsse der
NMOS-Transistoren 16b, 16e und die Drain-Anschlüsse der
NMOS-Transistoren 16c, 16f sind wechselweise mit
der Referenzbitleitung RB verbunden.
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Die
Gateanschlüsse
der PMOS-Transistoren 13a, 16a, 16d sind
geerdet, so dass diese Transistoren permanent angeschaltet sind.
Die Gateanschlüsse
der NMOS-Transistoren 11a, 14a und der DMOS-Transistoren 11b, 14b empfangen
entsprechende Gatesteuersignale CG0, CG1 von einer Steuerschaltung
(nicht sichtbar). Die Gate- Anschlüsse der NMOS-Transistoren 12a, 12b, 15a, 15b empfangen
identische Spaltenauswahlsignale von einem Spalten-Decoder (nicht
sichtbar).
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Diese
Speicheranordnung soll eine NAND-Architektur haben aufgrund der
allgemeinen Ähnlichkeit
der Datenzellenspalte 10A mit einem NMOS-NAND-logischen
Gate. Der Einfachheit halber, zeigt 1 nur eine
einzelne Datenzellenspalte, aber die Speicheranordnung kann auch
andere Datenzellenspalten 10A und Referenzzellenspalten 10B,
welche mit den Wortleitungen WL0 bis WLn verbunden sind, beinhalten,
wobei sie entsprechende Datenmessverstärker 13 und Referenzverstärker 16 haben.
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Anschließend wird
das Auslesen der Daten von einer der Speicherzellen in 1 beschrieben.
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Die
Wortleitungen WL0 bis WLn werden normalerweise auf einem hohen logischen
Niveau gehalten, so dass alle Transistoren 1, 2 in
der Datenzellenspalte 10A und der Referenzzellenspalte 10B angeschaltet
sind. Der Lesezugriff startet, wenn eine der Wortleitungen zu dem
niedrigen logischen Niveau geführt
ist, wobei die Reihe der Speicherzellen ausgewählt wird, mit welchem die Wortleitung
verbunden ist. Zusätzlich
sind die Transistoren 11a, 11b, 12a, 12b, 14a, 14b, 15a, 15b durch
die Gatesteuersignale CG0 und CG1 und dem Spalten- Decoder angeschaltet.
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Da
die DMOS-Transistoren 2 Strom unabhängig von den logischen Niveaus
der Wortleitungen leitet, wenn die Transistoren 14a, 14b, 15a, 15b angeschaltet
sind, fließt
ein Referenzstrom Iref von der gesamten DMOS-Referenzzellenspalte 10B durch den
Referenzverstärker 16 zur
Erde.
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Wenn
der Transistor in der ausgewählten Reihe
der Datenzellenspalte 10A ein DMOS-Transistor 2 ist,
fließt
ein ähnlicher
Datenzellenstrom Icell zu dem Datenmessverstärker 13, wobei die
Erde durch den NMOS-Transistor 13c erreicht wird. Wenn
der ausgewählte
Transistor in der Datenzellenspalte 10A ein NMOS-Transistor 1 ist,
schaltet dieser Transistor 1 jedoch ab und der Fluss des
Datenzellenstroms Icell ist blockiert.
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Wenn
der Datenzellenstrom Icell blockiert ist, hält der Datenmessverstärker 13 das
Datenspannungssignal Vs an einem verhältnismäßig geringen Niveau, nahe dem
Schwellenniveau des NMOS-Transistors 13c.
Wenn der Icell-Strom fließt, erhöht sich
das Drain-Potential des NMOS-Transistors 13c und das Source-Potential
des NMOS-Transistors 13b, wobei die Gate-Sourcespannung
und folglich die Konduktivität
des NMOS-Transistors 13b reduziert wird, hierbei erhöht sich
das Datenspannungssignal Vs.
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Wenn
Icell ansteigt, fährt
Vs fort, anzusteigen. Der Datenmessverstärker 13 funktioniert
folglich als ein Durchlasswiderstandsverstärker, welcher den empfangenen
Zellenstrom Icell in eine Spannung Vs umwandelt, die ansteigt, während Icell
ansteigt.
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Der
Referenzverstärker 16 arbeitet
im wesentlichen in der gleichen Art und Weise, wobei er eine Referenzspannung
Vref in Abhängigkeit
des Referenzstroms Iref erzeugt. Da der Referenzstrom durch zwei
NMOS-Transistoren 16c, 16f verzweigt werden, ist
jedoch die Referenzspannung Vref, für eine gegebene Menge des Referenzstroms
Iref, nur ungefähr
halb so hoch wie das Datenspannungsniveau Vs, welches durch die
gleiche Menge des Datenzellenstroms Icell erzeugt wird.
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Da
ein NMOS-Transistor 1 einen höheren Durchlass-Widerstand
als ein DMOS-Transistor 2 hat, variiert der Datenzellenstrom
Icell, abhängig
von den in all den Speicherzellen in der Datenzellenspalte 10A gespeicherten
Daten. 2 stellt diesen Effekt dar, wenn die Wortleitung
WL2, welche mit einem DMOS-Transistor in der Datenzellenspalte 10A verbunden
ist, nach der Wortleitung WL3 ausgewählt ist, welche mit einem NMOS-Transistor
in der Datenzellenspalte 10A verbunden ist. Die vertikale
Achse zeigt die Spannungsniveaus in Volt, das hohe logische Niveau
entspricht Vcc. Die horizontale Achse zeigt die Zeit (t) in Nanosekunden
(ns). Wenn die Datenzellenspalte 10A eine maximale Anzahl
von DMOS-Transistoren
(wenn der Transistor nur mit der Wortleitung WL3 verbunden ist,
ist es ein NMOS-Transistor, zum Beispiel) hat, steigt das Datenspannungssignal
Vs auf ein Niveau auf Vsmax gut über
das Referenzniveau Vref. Wenn die Datenzellenspalte 10A die
minimale Anzahl von DMOS-Transistoren (wenn der Transistor nur mit
der Wortleitung WL2 verbunden ist, ist es ein DMOS-Transistor, zum Beispiel)
hat, reduziert der gesteigerte Durchlass-Widerstand des anderen
(NMOS)-Transistors den Datenzellenstrom, und das Datenspannungssignal
Vs steigt zu einem Niveau Vsmin nur geringfügig über dem Referenzniveau Vref.
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Um
die Ausgangsdaten zu erhalten, wird die Diffenrenz zwischen Vs und
Vref auf das Vcc-Niveau durch nicht in den Zeichnungen gezeigte
Schaltungen verstärkt.
Die kleine Diffenrenz ΔVmin
zwischen Vsmin und Vref benötigt
Zeit, um sie zu verstärken, welches
zu dem Problem der langsamen Datenauslese führt und möglicherweise zu fehlerhaften
Daten führt.
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Als
ein erstes Beispiel stellt 3 eine Speicheranordnung
mit einer HAND-Architektur dar, welche ähnlich zu der oben beschriebenen
ist, mit Ausnahme, dass die Referenzzellenspalte 17 zwei
parallele Strompfade 18, 19 hat, welche beide
Vcc von der Stromquelle (nicht sichtbar) empfangen. Auf dem ersten
Strompfad 18 wechseln sich die NMOS-Transistoren 1 mit
den DMOS-Transistoren 2 in einer Reihe ab, wobei sie mit
einem NMOS-Transistor beginnen, der seinen Gateanschluss mit der
Wortleitung WL1 verbunden hat und welcher mit einem DMOS-Transistor
endet, welcher seinen Gateanschluss mit der Wort leitung WLn verbunden
hat. Auf dem zweiten Strompfad 19 wechseln sich die NMOS-Transistoren 1 mit
den DMOS-Transistoren 2 in einer ähnlichen Reihe ab, wobei sie
mit einem DMOS-Transistor beginnen, welcher seinen Gateanschluss
mit der Wortleitung WL1 verbunden hat, und wobei sie mit einem NMOS-Transistor enden,
welcher seinen Gateanschluss mit der Wortleitung WLn verbunden hat.
Dementsprechend sind die Hälfte
der Transistoren auf jedem Strompfad 18, 19 NMOS-Transistoren,
die andere Hälfte
sind DMOS-Transistoren, und jede Wortleitung ist mit den Gateanschlüssen eines
NMOS-Transistors und eines DMOS-Transistors in der Referenzzellenspalte 17 verbunden.
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Die
zwei Strompfade 18, 19 treten durch separate Paare
von Gatesteuertransistoren 14a, 14b, 14c, 14d hindurch.
Die zwei Pfade vereinigen sich dann an einem Knoten N1 und sind
durch ein einzelnes Paar von Spaltenauswahltransistoren 15a, 15b mit
einem Referenzverstärker 16 verbunden,
welcher die gleiche Struktur wie in der oben beschriebenen herkömmlichen
Speicheranordnung hat. Die Datenzellenspalte 10A, die Transistoren 11a, 11b, 12a, 12b und
der Datenmessverstärker 13 sind
auch die gleichen wie in der herkömmlichen Speicheranordnung. Wiederholte
Beschreibungen dieser Schaltungselemente werden ausgelassen.
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Anschließend wird
das Auslesen von Daten von der Speicheranordnung in 3 beschrieben.
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Alle
Wortleitungen WL0 bis WLn werden normalerweise an dem hohen logischen
Niveau gehalten, so dass alle Transistoren in der Referenzzellenspalte 17 angeschaltet
sind. Wenn der Lesezugriff beginnt, wird eine der Wortleitungen
zu dem niedrigen Niveau geführt,
wobei eine der zwei Strompfade 18, 19 in der Referenzzellenspalte 17 unterbrochen wird.
Zum Beispiel, wenn die Wortleitung WL3 niedrig geführt wird,
wird der zweite Strompfad 19 unterbrochen, da der NMOS-Transistor,
welcher mit der Wortleitung WL3 auf diesem Strompfad verbunden ist, ausgeschaltet
ist. Der andere Strompfad 18 wird nicht unterbrochen, da
der DMOS-Transistor auf der Wortleitung WL3 auf diesem Pfad 18 in
dem An-Status verbleibt.
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Der
Referenzstrom Iref fließt
daher auf nur einem der zwei Strompfade 18, 19 zu
dem Referenzverstärker 16.
Niedrigerer Referenzstrom Iref fließt dann in der oben beschriebenen
herkömmlichen Speicheranordnung,
da die Hälfte
der Transistoren auf dem Strompfad NMOS-Transistoren 1 sind,
welche einen höheren
Durchlass-Widerstand als die DMOS-Transistoren 2 haben.
Die resultierende Referenzspannung Vref ist dementsprechend niedriger als
in der herkömmlichen
Speicheranordnung.
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Wie
in der herkömmlichen
Speicheranordnung, wenn der Transistor auf der ausgewählten Wortleitung
in der Datenzellenspalte 10A ein DMOS-Transistor 2 ist,
fließt
ein Datenzellenstrom Icell in den Datenmessverstärker 13, wobei die
Größe des Stroms
von der gesamten Anzahl der DMOS-Transistoren 2 in der
Datenzellenspalte 10A abhängt. 4 zeigt
die resultierenden Datenspannungssignal-Vs-Wellenformen, wobei die horizontale und
vertikale Achse Zeit und Spannung wie in 2 darstellt.
Die Vs- Wellenformen
in 4 sind im allgemeinen gleich zu den Vs-Wellenformen
in 2, welche zu einem vergleichbaren hohen Niveau
Vsmax ansteigen, wenn die Anzahl der DMOS-Transistoren 2 in
der Datenzellenspalte 10A maximal ist, und zu einem ziemlich
niedrigeren Niveau Vsmin, wenn die Anzahl der DMOS-Transistoren minimal
ist. Das Referenzspannungsniveau Vref ist jedoch nun bedeutend niedriger,
als beide dieser Niveaus Vsmax und Vsmin. Das Vref-Niveau ist ungefähr die Hälfte eines Niveaus
auf der Hälfte
zwischen Vsmax und Vsmin.
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Sogar
in dem minimalen Fall ist die Diffenrenz ΔVmin zwischen Vsmin und Vref
groß genug, um
schnell und zuverlässig
verstärkt
zu werden, um gültige
Ausgangsdaten in einer kurzen Zeit zu liefern. Die Probleme des
langsamen Lesezugriffs und, in dem schlimmsten Fall, unzuverlässiger Daten,
welche in der herkömmlichen
Speicheranordnung in 1 vorhanden waren, sind dementsprechend
gelöst.
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Ein
weiterer Vorteil des ersten Beispiels ist der, dass die abwechselnde
Anordnung der DMOS-Transistoren
und der NMOS-Transistoren in der Referenzzellenspalte 17 den
Effekt des Maskenanordnungsfehlers und andere Faktoren, welche die Gleichheit
des Halbleiter-Herstellungsprozesses beeinträchtigen, reduziert, um hierbei
die Genauigkeit der Referenzspannung zu steigern und den Bereich des
Herstellungsprozesses zu erhöhen.
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5 zeigt
eine Variation des ersten Beispiels, in welcher alle Transistoren
in der Datenzellenspalte 10A und der Referenzzellenspalte 17 NMOS-Transistoren 1 sind.
In der Datenzellenspalte 10A sind die Source- und Drain-Anschlüsse eines NMOS-Transistors 1 wechselweise
kurzgeschlossen, um einen Datenwert zu speichern und werden in dem
normalen Zustand gelassen (nicht kurzgeschlossen), um den entgegengesetzten
Datenwert zu speichern. In der Referenzzellenspalte 17 wechseln
sich die NMOS-Transistoren 1,
welche kurzgeschlossene Source- und Drain-Anschlüsse haben, mit den NMOS-Transistoren ab,
welche nicht auf diesem Wege kurzgeschlossen sind. Die kurzgeschlossenen
NMOS-Transistoren 1 sind
in der Funktion ähnlich
zu den DMOS-Transistoren in 3, wobei sie
Strom unabhängig
von den Wortleitungs-logischen Niveaus leiten. Der Durchlass-Widerstand
der kurzgeschlossenen NMOS-Transistoren 1 ist auch niedriger
als der Durchlass-Widerstand der NMOS-Transistoren, welche nicht
kurzgeschlossen sind. Die Kurzschlüsse können durch Metallverbindungen
oder Sicherungen oder durch Diffusion von Fremdatomen im Halbleitersubstrat
gebildet werden.
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6 zeigt
ein erstes Ausführungsbeispiel der
Erfindung, das ebenfalls eine HAND-Architektur verwendet. Eine Datenzellenspalte
(DATA COL) 10A hat in dem ersten Ausführungsbeispiel die gleiche
innere Struktur (nicht sichtbar) wie das erste Beispiel, wobei NMOS-Transistoren
zum Speichern eines Datenwertes und DMOS-Transistoren zum Speichern des
entgegengesetzten Datenwertes verwendet werden. Der Datenmessverstärker 13 hat
denselben Aufbau wie in dem ersten Beispiel.
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Statt
des einzigen Referenzverstärkers 16 und
der Referenzzellenspalte 17 des ersten Beispiels, hat die
erste Ausführungsform
N-Referenzverstärker 16-1 bis 16-N und
N-Referenzzellenspalten (REF COL) 17-1 bis 17-N,
wobei N eine ganze Zahl größer als
eins ist. Jeder der Referenzverstärker 16-1 bis 1-N ist identisch
mit dem Referenzverstärker 16 in
dem ersten Beispiel. Jede der Referenzzellenspalten 17-1 bis 17-N ist
identisch mit der Referenzzellenspalte 17 in dem ersten
Beispiel, die zwei parallele Strompfade hat. Die i-th-Referenzzellenspalte 17-i ist
mit dem i-th-Referenzverstärker 16-i (i
= 1, 2, ..., N) gekoppelt. Die Referenzzellenspalten 17-1 bis 17-N erzeugen
entsprechende Referenzströme
Iref1 bis IrefN. Die Referenzverstärker 16-1 bis 16-N setzen
diese Referenzströme
in entsprechende Referenzspannungen Vref bis VrefN um.
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Die
Ausgangsanschlüsse
der Referenzverstärker 16-1 bis 16-N sind
gemeinsam an dem Gateanschluss des NMOS-Transistors 13b in
dem Datenmessverstärker 13 und
an den Referenzspannungs-Ausgangsanschluss
angekoppelt. Die Referenzspannung Vref, die an dem Referenzspannungs-Ausgangsanschluss
erhalten wird und an den Datenmessverstärker 13 zugeführt wird,
ist folglich gleich dem Mittel der N-Referenzspannungen Vref1 bis
VrefN.
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Die
erste Ausführungsform
arbeitet in derselben Weise wie das erste Beispiel und liefert den
gleichen Vorteil einer reduzierten Referenzspannung, sie ist jedoch
noch mehr immun gegen Effekte von Variationen in dem Halbleiterherstellungsverfahren,
da solche Effekte durch die Mitteilung der N-Referenzspannungen Vref bis VrefN ausgemittelt
werden. Eine noch genauere Referenzspannung Vref wird somit erhalten.
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Als
nächstes
werden herkömmliche
und neuartige Halbleiter-Speicheranordnungen mit einer NOR- Architektur beschrieben.
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Bezugnehmend
auf 7 umfasst die herkömmliche Anordnung ein Speicherzellenfeld
mit NMOS-Transistoren 1 und Metalloxid-Halbleitertransistoren 3 mit
verbessertem Schwellenwert und verbesserter Betriebsweise (EMOS),
deren Gateanschlüsse
mit den Wortleitungen WL0, WL1, .... gekoppelt sind. Das Schwellenwertniveau
eines EMOS-Transistors 3 ist wenigstens nahe bei und vorzugsweise
höher als
das hohe logische Niveau. Folglich, bleibt selbst dann, wenn eine
Wortleitung auf ein hohes logisches Niveau angesteuert wird, die
mit dieser Wortleitung gekoppelten EMOS-Transistoren 3 ausgeschaltet
oder sie haben wenigstens einen viel höheren Einschaltwiderstand als
die NMOS-Transistoren 1, die an der gleichen Wortleitung
angekoppelt sind.
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Das
Speicherzellenfeld umfasst eine Vielzahl von Datenzellenspalten 20A,
die jeweils eine Vielzahl von NMOS-Transistoren 1 und/oder EMOS-Transistoren 3 umfassen,
wobei jeder Transistor 1, 3 eine Datenspeicherzelle
bildet. Der Source-Anschluss von jedem Speicherzellentransistor 1, 3 ist
mit einer Bit leitung B gekoppelt. Jede Bitleitung B ist parallel
zu allen Transistoren 1, 3 mit zwei angrenzenden
Datenzellenspalten 20A gekoppelt.
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Das
Speicherzellenfeld umfasst auch eine Vielzahl von Referenzzellenspalten 20B,
die jeweils NMOS-Transistoren 1 haben, wobei die Source-Anschlüsse von
diesen mit einer Referenzbitleitung RB gekoppelt sind. Jeder dieser
NMOS-Transistoren 1 bildet eine Referenzspeicherzelle.
Jede Referenzbitleitung RB ist parallel mit allen den Transistoren 1 in zwei
nebeneinanderliegenden Referenzzellenspalten 20B gekoppelt.
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Die
Drain-Anschlüsse
von allen den Transistoren 1, 3 in dem Speicherzellenfeld
sind parallel durch Drain-Auswahl-NMOS-Transistoren 21, 22 mit der
Stromquelle Vcc gekoppelt. Die Gateanschlüsse der Drain-Auswahl-Transistoren 21, 22 sind
mit einem Paar von Drain-Auswahlsignalleitungen DS0, DS1 gekoppelt.
Der Source-Anschluss von jedem Drain-Auswahl-Transistor 21, 22 ist
mit den Drain-Anschlüssen
der zwei angrenzenden Spalten der Transistoren 1, 3 in
dem Speicherzellenfeld gekoppelt. Das Feld ist so ausgelegt, dass
Paare von Spalten, die mit den Drain-Auswahl-Transistoren 21 gekoppelt
sind, die durch die Daten-Auswahlsignalleitung DS0 gesteuert werden,
mit Paaren von Spalten abwechseln, die mit den Drain-Auswahl-Transistoren 22 gekoppelt
sind, die durch die Daten-Auswahlsignaileitung DS1 gesteuert werden.
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Die
Transistoren 1, 3, die an jeder Wortleitung angekoppelt
sind, sind auch in Reihe in der Horizontalen oder Zeilenrichtung
in der Zeichnung angekoppelt, wobei ihre Source- und Drain-Anschlüsse durch
Widerstände 4 an
Noden 5, 6 miteinander verbunden sind. In jeder
horizontalen Zeile wechseln Noden 5, die an Vcc durch die
Drain-Auswahl-Transistoren 21, 22 angekoppelt
sind, mit Noden 6 ab, die durch NMOS-Transistoren 23a, 23b, 25a, 25b mit den
Verstärkern 13, 16 gekoppelt
sind. Die Widerstände 4 sind
zwischen jedem Noden 5, 6 und dem Transistor 1, 3 zu
seiner Rechten in der Zeichnung angeordnet, wobei ein Widerstand 4 zwischen
je zwei nebeneinanderliegenden Transistoren 1, 39 liegt.
Die Widerstände 4 sind
beispielsweise Fortsetzungen der Source- und Drain-Diffusionsbereiche
der Transistoren 1, 3.
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Jede
Bitleitung B ist durch ein Paar von NMOS-Transistoren 23a, 23b mit
einem Datenmessverstärker 13 des
Typs gekoppelt, der in dem ersten Ausführungsbeispiel beschrieben
wurde und der einen PMOS-Transistor 13a und NMOS-Transistoren 13b, 13c aufweist.
Jede Referenzbitleitung RB ist durch ein Paar von NMOS-Transistoren 25a, 25b mit einem
Referenzverstärker 16 gekoppelt,
der PMOS-Transistoren 16a, 16d und
NMOS-Transistoren 16b, 16c, 16e, 16f aufweist,
wie in dem ersten Beispiel beschrieben wurde. Die Gateanschlüsse der NMOS-Transistoren 23a, 23b, 25a, 25b sind
mit einem Spalten-Decoder (nicht gezeigt) gekoppelt. Der Einfachheit
halber sind die Decoderanschlüsse
als Anschlüsse mit
der Stromquelle, was andeutet, dass das Decodersignal hoch ist,
oder mit Erde gezeigt, was andeutet, dass das Decodersignal niedrig
ist.
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Jede
Bitleitung B ist einer Referenzbitleitung RB zugeordnet, indem ihre
NMOS-Transistoren 23a, 23b, 25a, 25b das
gleiche Signal von dem Spalten-Decoder empfangen, und der Datenmessverstärker 13,
der mit der Bitleitung B gekoppelt ist, empfängt eine Referenzspannung Vref
von dem Referenzverstärker 16,
der mit der Referenzbitleitung RB gekoppelt ist. Beispielsweise
ist die Bitleitung B in der Mitte von 7 der Referenzbitleitung
RB zugeordnet, die links daneben liegt.
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Die
Wortleitungen WL0, WL1, ... werden nominal auf einem niedrigen logischen
Niveau gehalten, so dass alle der Transistoren 1, 3 in
dem Speicherzellenfeld ausgeschaltet sind. Die zwei Drain-Auswahlsignalleitungen
DS0, DS1 werden in einer komplementären Weise gesteuert, wobei
eine hoch ist, wenn die andere niedrig ist.
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In
einem Lesezugriff wird eine Wortleitung auf ein hohes logisches
Niveau gesteuert, wodurch die angekoppelte Spalte der Transistoren 1, 3 ausgewählt wird.
In Spalten, die von dem Spalten-Decoder ausgewählt wurden, fließt der Referenzstrom
Iref auf den Referenzbitleitungen RB. Wenn die Wortleitung WL1 und
die Drain-Auswahlsignalleitung DS0 auf Hoch angesteuert werden,
fließt
das meiste des Referenzstroms Iref auf der Referenzbitleitung RB
in 7 entlang einem Pfad, der durch den nächstliegenden
Drain-Auswahl-Transistor 21 nach links, einen Widerstand 4 und
einen NMOS-Transistor 1 in der Referenzzellenspalte 20B unmittelbar
links von der Referenzbitleitung RB führt. Wenn die Wortleitung WL1
und die Drain-Auswahlsignalleitung DS1 auf Hoch angesteuert werden,
wird das meiste des Referenzstroms Iref durch den rechts am nächsten liegenden
Daten-Auswahl-Transistor 22, einen NMOS-Transistor 1 in
der Referenzzellenspalte 20B unmittelbar rechts von der
Referenzbitleitung RB und einen Widerstand 4 hindurch.
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In 7 sind
beide Transistoren, die mit der Bitleitung B gekoppelt sind, die
der Referenzbitleitung RB zugeordnet ist, EMOS-Transistoren 3,
so dass unabhängig
davon, ob die Drain-Auswahlsignalleitung DS0 oder DS1 auf Hoch angesteuert
ist, der Fluss des Datenzellenstroms Icell blockiert ist, und der
Datenmessverstärker 13,
der mit dieser Bitleitung B gekoppelt ist, erzeugt ein Datenspannungssignal
Vs, das niedriger ist als das Referenzspannungsniveau Vref, das
von dem Referenzverstärker 16 zugeführt wird.
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Auf ähnliche
Weise fließt,
da die Transistoren, die mit dieser Bitleitung B und der Wortleitung WL0
gekoppelt sind, NMOS-Transistoren 1 sind, wenn die Wortleitung
WL1 zu dem niedrigen Zustand zurückgeführt wird
und wenn die Wortleitung WL0 auf Hoch angesteuert wird, ein Datenzellenstrom
Icell im wesentlichen gleich dem Bezugsstrom Iref auf der Bitleitung
B, und der Datenmessverstärker 13 erzeugt
ein Datenspannungssignal Vs, das höher ist, als die Bezugsspannung
Vref.
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Wenn
eine Speicherzelle, die einen NMOS-Transistor 1 aufweist,
ausgelesen wird, beeinflusst, da das meiste des Datenzellenstroms
Icell durch nur den Transistor 1 und die geradeaus gelesene
Speicherzelle hindurchtritt, der Inhalt der anderen Speicherzellen
auf derselben Bitleitung das (Icell)-Stromniveau oder das resultierende
Datenspannungssignalniveau Vs nicht in hohem Maße. Das Problem eines reduzierten
Vs-Niveaus, das in der herkömmlichen
NAND-Architektur auftritt, tritt nicht in der NOR-Architektur auf.
Das hohe Vs-Niveau kann sogar leicht durch einen Strom angehoben werden,
der abwechselnden Pfaden durch das Speicherzellenfeld folgt, wobei
er durch mehrere NMOS-Transistoren 1 und Widerstände 4 hidurchtritt.
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Wenn
eine Speicherzelle, die EMOS-Transistoren 3 aufweist, jedoch
ausgelesen wird, kann selbst dann, wenn die Schwellenspannung des EMOS-Transistors 3 hoch
genug ist, um den EMOS-Transistor 3 ausgeschaltet zu halten,
der Datenzellenstrom Icell nicht vollständig blockiert werden. Je nach
den Daten, die in anderen naheliegenden Spalten gespeichert sind,
kann eine geringe Menge des Datenzellenstroms Icell durch die oben erwähnten, alternierende
Pfade fließen.
Der Datenzellenstrom Icell kann auch unvollständig blockiert werden, wenn
das Schwellenniveau des EMOS-Transistors nicht hoch genug ist, um
den EMOS-Transistor 3 voll ausgeschaltet zu halten. Das niedrige
Niveau des Datenspannungssignals Vs kann daher nicht so niedrig
sein wie in der NAND-Architektur.
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Dieses
Problem zusammenfassend können Variationen
in dem Halbleiter-Herstellungsprozess zu Variationen in den Widerstandswerten
der Widerstände 4 führen. Beispielsweise
kann eine Fehlausrichtung zwischen den Noden 5, die an
Vcc gekoppelt sind, und den Noden 6, die an die Verstärker 13, 16 gekoppelt
sind, zu einer Spannungsdifferenz führen, die davon abhängt, ob
der Strom in eine vorgegebene Bitleitung B oder eine Referenzbitleitung
RB von der linksliegenden Spalte oder der rechtsliegenden Spalte
fließt. Ähnliche
Stromdifferenzen können
aus Richtungsunterschieden in der Finish-Bearbeitung der Verbindungsmuster
und aus verschiedenen anderen Gründen
resultieren.
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Das
Gesamtergebnis ist, dass das Referenzspannungsniveau Vref nicht
auf dem halben Weg zwischen hohen und niedrigen Vs-Niveaus angeordnet
werden kann, und es gibt eine spezielle Wahrscheinlichkeit dafür, dass
das Referenzspannungsniveau Vref zu nahe bei dem tiefen Vs-Niveau
liegt, was eine Verzögerung
bei der Ableitung verstärkter Ausgangsdaten
bewirkt. Wenn beispielsweise der Widerstand größer ist, wenn eine Bitleitung
oder eine Referenzbitleitung durch die Spalte links davon an Vcc
gekoppelt ist als dann, wenn sie durch eine Spalte auf der rechten
Seite mit Vcc gekoppelt ist, wird sodann gemäß 7, wenn
die Drain-Auswahlsignalleitung DS0 auf Hoch angesteuert wird, der
Bezugsstrom Iref und das Bezugsspannungsniveau Vref abgesenkt, weil
die Referenzbitleitung RB mit Vcc durch die Spalte 20B zu
ihrer Linken angekoppelt ist. Zur gleichen Zeit wird der Datenzellstrom
Icell auf der zugeordneten Bitleitung B erhöht, weil diese Bitleitung B
mit Vcc durch die Spalte 20A rechts davon angekoppelt ist.
Sowohl die hohen als auch die niedrigen Vs-Niveaus werden erhöht mit dem
Resultat, dass die Differenz zwischen Vref und dem niedrigen Vs-Niveau
reduziert wird, was Verzögerungen
im Auslesen von Daten von der Speicherzelle mit EMOS-Transistoren 3 bewirkt
und die Möglichkeit
bietet, dass bewirkt wird, dass ein falscher Datenwert ausgelesen wird.
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Als
eine zweite Ausführungsform
der Erfindung zeigt 8 eine Speicheranordnung mit
einer NOR-Architektur, die im allgemeinen ähnlich wie die oben beschriebene
ist, jedoch mit unterschiedlichen Zuordnungen zwischen den Bitleitungen
und den Referenzbitleitungen. Die Komponenten dieser Ausführungsform
sind identisch mit den Komponenten mit denselben Bezugszahlen in 7,
so dass wiederholte Beschreibungen weggelassen werden.
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In 8 ist
die Bitleitung B0 der Referenzbitleitung RB0 zugeordnet, und die
Bitleitung B1 ist der Referenzbitleitung RB1 zugeordnet. Der Referenzverstärker 16-0,
der an die Referenzbitleitung RB0 angekoppelt ist, liefert eine
Referenzspannung Vref0 an den Datenmessverstärker 13-0, der an
die Bitleitung B0 angekoppelt ist. Der Referenzverstärker 16-1,
der an die Referenzbitleitung RB1 angekoppelt ist, liefert eine
Referenzspannung Vref1 an den Datenmessverstärker 13-1, der an
die Bitleitung B1 angekoppelt ist. Die NMOS-Transistoren 23a, 23b, 25a, 25b sowohl
auf den Bitleitungen B0, B1 als auch auf den Referenzbitleitungen
RB0, RB1 werden durch das gleiche Spalten-Decodersignal angesteuert.
Der Einfachheit halber werden zwei Pfeife in 8 verwendet,
um anzudeuten, dass dieses Spalten-Decodersignal sich auf einem
hohen logischen Niveau befindet.
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Die
Bitleitung B0 und ihre zugeordnete Referenzbitleitung RB0 sind in
Positionen mit identischen Spalten-Layouts in dem Speicherzellenfeld
angeordnet. Wenn die Drain-Auswahlsignalleitung DS0 auf Hoch angesteuert
wird, werden sowohl B0 als auch RB0 an Vcc durch Transistoren in
der linksangrenzenden Spalte gekoppelt. Wenn die Drain-Auswahlsignalleitung
DS1 auf Hoch angesteuert wird, sind sowohl B0 als auch RB0 mit Vcc
durch Transistoren in der rechts daneben liegenden Spalte gekoppelt.
Jegliche Rechts-Links-Unterschiede in den Widerstandswerten der
Widerstände 4 beeinflussen
folglich sowohl den Datenzellenstrom Icell0 als auch den Referenzstrom
Iref0 in der gleichen Weise, und die Referenzspannung Vref0 bleibt
näherungsweise
auf dem halben Weg zwischen den hohen und den niedrigen Vs-Niveaus.
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In ähnlicher
Weise sind die Bitleitung B1 und ihre zugeordnete Referenzbitleitung
RB1 in Positionen mit identischen Spalten-Layouts angeordnet, so dass
jegliche Rechts-Links-Widerstandsunterschiede den Datenzellenstrom
Icell1 und den Referenzstrom Iref1 in derselben Weise beeinflussen,
was die Referenzspannung Vref1 näherungsweise
auf dem halben Weg zwischen den hohen und den niedrigen Vs- Niveaus hält, die
von dem Datenzellenstrom Icell1 abgeleitet wurden.
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Im
Vergleich zu der herkömmlichen
Anordnung in 7, liefert die zweite Ausführungsform
einen größeren Betriebsspielraum
in Bezug auf Fluktuationen in den EMOS-Transistor-Schwellenniveaus und
in Bezug auf andere Fakturen, die Schwankungen in dem Datenzellenstrom
verursachen können. Der
Lesezugriff kann entsprechend schneller durchgeführt werden mit einer größeren Sicherheit,
korrekte Daten zu erhalten. Ein größerer Betriebsspielraum in
Bezug auf Variationen in der Stromversorgungsspannung Vcc wird ebenfalls
erreicht.
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In
einer Abhandlung der zweiten Ausführungsform ist jede Bitleitung
zwei oder mehreren Referenzbitleitungen zugeordnet wie in der ersten
Ausführungsform,
so dass die an den Datenmessverstärker 13 gelieferte
Referenzspannung der Mittelwert der Referenzspannungen ist, die
durch eine Vielzahl von Referenzverstärkern 16 erzeugt werden.
Alle Referenzbitleitungen, die der gleichen Bitleitung zugeordnet
sind, haben das gleiche Spalten-Layout wie diese Bitleitung. Die
Mittelwertbildung verbessert die Genauigkeit der Referenzspannung,
was es ermöglicht,
dass genaue Datenwerte erhalten werden, selbst wenn die Differenz
zwischen den hohen und niedrigen Vs-Niveaus nicht sehr groß ist.
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Wie
oben beschrieben, bietet die vorliegende Erfindung eine verbesserte
Zugriffsgeschwindigkeit und Datenzuverlässigkeit in Halbleiter-Speicheranordnungen
sowohl bei NAND- als auch bei NOR-Architekturen. Speicheranordnungen,
auf welche die Erfindung angewendet werden kann, umfasssen beispielsweise
verschiedene Arten von Lese-Speichern und Flash-Speichern.
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In
einem Flash-Speicher sind NMOS-, DMOS- und EMOS-Transistoren durch
die Speicherung unterschiedlicher Mengen von positiven und negativen
Ladungen in einem flotierenden Gate erzeugt.
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In
dem ersten Beispiel müssen
die NMOS-Transistoren 1 und die DMOS-Transistoren 2 nicht
notwendigerweise in einer abwechselnden Reihenfolge auf jedem Strompfad 18, 19 in
der Referenzzellenspalte 17 verbunden sein. Es ist nur
für jeden
Strompfad notwendig, eine im wesentlichen gleiche Anzahl von NMOS-Transistoren
und DMOS-Transistoren zu haben, und für jede Wortleitung, mit einem
NMOS-Transistor
auf einem Strompfad und einem DMOS-Transistor auf einem anderen Strompfad
verbunden zu sein.
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Die
zweite Ausführungsform
verwendet eine spezielle NOR-Architektur, in der jede Bitleitung
und jede Referenzbitleitung an zwei Spalten von Zellen angekoppelt
sind, die durch Drain-Auswahltransistoren 21, 22 ausgewählt wurden;
die Erfindung kann jedoch auch in jeglicher Architektur ausgeübt werden, die
Bitleitungen und Referenzbitleitungen mit wenigstens zwei unterschiedlichen
Schaltungslayouts hat, indem jede Bitleitung einer oder mehreren
Referenzbitleitungen mit identischen Layouts zugeordnet wird.
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Die
Erfindung ist nicht auf die NAND- und NOR-Architekturen beschränkt. Sie
kann auch in einer Speicheranordnung betrieben werden, welche beispielsweise
eine AND-Architektur hat.
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Durchschnittsfachleute
werden erkennen, dass weitere Variationen im Rahmen des unten beanspruchten
Schutzbereiches möglich
sind.
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Beschriftung von 6
- 10A
- Datenspalte
- 16-1
- Referenzverstärker
- 16-2
- Referenzverstärker
- 16-N
- Referenzverstärker
- 17-1
- Referenzspalte
- 17-2
- Referenzspalte
- 17-N
- Referenzspalte