CN106486160B - 存储器解码系统控制方法及装置 - Google Patents

存储器解码系统控制方法及装置 Download PDF

Info

Publication number
CN106486160B
CN106486160B CN201510546373.3A CN201510546373A CN106486160B CN 106486160 B CN106486160 B CN 106486160B CN 201510546373 A CN201510546373 A CN 201510546373A CN 106486160 B CN106486160 B CN 106486160B
Authority
CN
China
Prior art keywords
read operation
stage
control signal
signal
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510546373.3A
Other languages
English (en)
Other versions
CN106486160A (zh
Inventor
罗光燕
倪昊
于春天
刘晓艳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510546373.3A priority Critical patent/CN106486160B/zh
Priority to US15/249,580 priority patent/US9892769B2/en
Publication of CN106486160A publication Critical patent/CN106486160A/zh
Priority to US15/860,268 priority patent/US10176854B2/en
Application granted granted Critical
Publication of CN106486160B publication Critical patent/CN106486160B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Abstract

本发明实施例提供了一种存储器解码系统控制方法及装置，所述存储器解码系统包括：解码器、存储单元、第一位线及第二位线，所述位线之间达到预设距离时会产生耦合作用，所述解码器包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第四NMOS管，所述第四NMOS管的源极为所述解码器的输出端，通过施加第一控制信号至所述第一PMOS管的栅极，所述第一控制信号在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平，可以使得所述第一PMOS管在所述读操作第二阶段时截止。采用上述控制方法及装置，可以消除存储器执行读操作错误的风险，提高产品的可靠性。

Description

存储器解码系统控制方法及装置
技术领域
本发明涉及半导体领域，尤其涉及一种存储器解码系统控制方法及装置。
背景技术
非挥发性存储器(non-volatile memory)是一种常用的半导体器件，根据材料、结构的不同，非挥发性存储器可分为很多种类。近些年来，随着手机、电脑等便携设备的普及，非挥发性存储器也得到了大力发展。
现有技术中，在存储器读操作阶段过程中，因为位线之间达到预设距离时会产生耦合作用，被选择的位线会被未被选择的位线耦合而增大，而基准输出信号保持稳定。
在这种情况下，可被选择位线的信号与基准输出信号的大小比较结果可能会不正确，从而使得存储器执行读操作错误，极大降低了产品的可靠性。
发明内容
本发明解决的问题是消除了存储器读操作执行错误的风险，提高产品的可靠性。
为解决上述问题，本发明提供一种存储器的解码系统控制方法，所述解码系统包括：解码器、存储单元、第一位线及第二位线，所述位线之间达到预设距离时会产生耦合作用，所述解码器包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第四NMOS管，所述第四NMOS管的源极为所述解码器的输出端，其中：所述第一位线的第一端连接所述第一PMOS管的漏极，第二端连接所述存储单元；所述第二位线的第一端连接所述第二PMOS管的漏极，第二端连接所述存储单元；
所述控制方法包括：
施加第一控制信号至所述第一PMOS管的栅极，所述第一控制信号在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平，读操作阶段包括所述读操作第一阶段及读操作第二阶段，所述读操作第二阶段迟于所述读操作第一阶段；
施加第二控制信号至所述第二PMOS管的栅极，所述第二控制信号在读操作阶段为逻辑低电平；
施加逻辑高电平至所述第一PMOS管的源极；
施加逻辑高电平至所述第二PMOS管的源极；
施加第四控制信号至所述第一NMOS管的栅极，所述第四控制信号在读操作阶段为逻辑低电平；
施加第五控制信号至所述第二NMOS管的栅极，所述第五控制信号在读操作阶段为逻辑高电平；
施加第七控制信号至所述第四NMOS管的栅极，所述第七控制信号在读操作阶段为逻辑高电平。
可选地，所述的存储器的解码系统控制方法，所述解码系统还包括：第三位线，所述解码器还包括：第三PMOS管、第三NMOS管，其中：
所述第三PMOS管的漏极连接所述第三NMOS管的漏极；
所述第三NMOS管的源极连接所述第一NMOS管的源极；
所述第三位线第一端连接所述第三PMOS管的漏极；
所述第三位线第二端连接所述存储单元；
所述控制方法还包括：
施加第三控制信号至所述第三PMOS管的栅极，所述第三控制信号在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平，读操作阶段包括所述读操作第一阶段及读操作第二阶段，所述读操作第二阶段迟于所述读操作第一阶段；
施加逻辑高电平至所述第三PMOS管的源极；
施加第六控制信号至所述第三NMOS管的栅极。
本发明实施例还提供了一种存储器的解码系统控制装置，所述控制装置包括：第一控制单元、第二控制单元、第三控制单元、第四控制单元、第五控制单元、第六控制单元、第七控制单元，其中：
所述第一控制单元，适于施加第一控制信号至所述第一PMOS管的栅极，所述第一控制信号在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平，读操作阶段包括所述读操作第一阶段及读操作第二阶段，所述读操作第二阶段迟于所述读操作第一阶段；
所述第二控制单元，适于施加第二控制信号至所述第二PMOS管的栅极，所述第二控制信号在读操作阶段为逻辑低电平；
所述第三控制单元，适于施加逻辑高电平至所述第一PMOS管的源极；
所述第四控制单元，适于施加逻辑高电平至所述第二PMOS管的源极；
所述第五控制单元，适于施加第四控制信号至所述第一NMOS管的栅极，所述第四控制信号在读操作阶段为逻辑低电平；
所述第六控制单元，适于施加第五控制信号至所述第二NMOS管的栅极，所述第五控制信号在读操作阶段为逻辑高电平；
所述第七控制单元，适于施加第七控制信号至所述第四NMOS管的栅极，所述第七控制信号在读操作阶段为逻辑高电平。
可选地，存储器的解码系统控制装置还包括：第八控制单元及第九控制单元，其中：
所述第一控制单元，还适于施加第三控制信号至所述第三PMOS管的栅极，所述第三控制信号在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平；
所述第八控制单元，适于施加逻辑高电平至所述第三PMOS管的源极；
所述第九控制单元，适于施加第六控制信号至所述第三NMOS管的栅极。
可选地，存储器的解码系统控制装置中的所述第一控制单元包括：第一与非门、第二与非门及信号施加单元，所述第一与非门的输出端口连接所述第二与非门的第二输入端口，所述第二与非门的输出端输出所述第一及第三控制信号；
所述信号施加单元，包括：第一控制子单元、第二控制子单元及第三控制子单元，其中：
所述第一控制子单元，适于施加第一信号至所述第一与非门的第一输入端口，所述第一信号在所述读操作阶段为逻辑低电平；
所述第二控制子单元，适于施加第二信号至所述第一与非门的第二输入端口，所述第二信号在所述读操作阶段为逻辑低电平；
所述第三控制子单元，适于施加第三信号至所述第二与非门的第一输入端口，所述第三信号在所述读操作第一阶段为逻辑高电平，在所述读操作第二阶段为逻辑低电平。
可选地，存储器的解码系统控制装置中的所述第一控制单元包括：第一与非门、第二与非门、第一非门、第二非门及信号施加单元，所述第一与非门的输出端口连接所述第二与非门的第二输入端口，所述第一非门的输入端口连接所述第二与非门的输出端口，所述第二非门的输入端口连接所述第一非门的输出端口，所述第二非门的输出端输出所述第一及第三控制信号；
所述信号施加单元，包括：第一控制子单元、第二控制子单元及第三控制子单元，其中：
所述第一控制子单元，适于施加第一信号至所述第一与非门的第一输入端口，所述第一信号在所述读操作阶段为逻辑低电平；
所述第二控制子单元，适于施加第二信号至所述第一与非门的第二输入端口，所述第二信号在所述读操作阶段为逻辑低电平；
所述第三控制子单元，适于施加第三信号至所述第二与非门的第一输入端口，所述第三信号在所述读操作第一阶段为逻辑高电平，在所述读操作第二阶段为逻辑低电平。
与现有技术相比，本发明的技术方案具有以下优点：
通过施加第一控制信号至所述第一PMOS管的栅极，所述第一控制信号在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平，可以使得所述第一PMOS管在所述读操作第二阶段时截止，由此可以避免在读操作第二阶段时所述第二位线与所述第一位线发生耦合作用而使得解码器的输出信号变大，从而可以消除存储器执行读操作错误的风险，提高产品的可靠性。
进一步，通过数字逻辑控制信号控制所述存储器解码器系统，无须增加其他的控制器件，因此可以减小存储器的体积。
附图说明
图1是本发明实施例中的一种存储器解码器系统的结构示意图；
图2是本发明实施例中的一种存储器解码基准模块的结构示意图；
图3是本发明实施例中的一种存储器解码系统控制装置的示意图；
图4是本发明实施例中的一种存储器解码系统第一控制单元的示意图；
图5是本发明实施例中的另一种存储器解码系统控制单元的示意图；
图6是本发明实施例中的另一种存储器解码器系统的结构示意图；
图7是本发明实施例中的另一种存储器解码系统控制装置的示意图。
具体实施方式
现有技术中，具体参照图1，以二条位线为示例。存储器的解码系统包括：存储单元104、位线101、位线102、存储器的解码器100及预设准备单元(未示出)，所述存储器的解码器100包括：第一PMOS管P101、第二PMOS管P102、第一NMOS管N101、第二NMOS管N102及第四NMOS管N104。
第一控制信号S101施加于所述第一PMOS管P101的栅极，第二控制信号S102施加于所述第二PMOS管P102的栅极，第四控制信号S104施加于所述第一NMOS管N101的栅极，第五控制信号S105施加于所述第二NMOS管N102的栅极，第七控制信号S107施加于所述第四NMOS管N104的栅极，所述第四NMOS管N104的源极输出解码器的输出信号S108。逻辑高电平VDD施加于所述第一PMOS管P101、第二PMOS管P102的源极。
所述位线101连接所述第一PMOS管P101的漏极，所述位线102连接所述第二PMOS管P102的漏极。
存储器的读操作阶段包括：读操作第一阶段和读操作第二阶段，所述读操作第二阶段在所述读操作第一阶段之后。存储器是根据读操作第二阶段时的被选择的位线的电压和基准电压的大小比较结果来确定是否执行读操作的。
当存储器需要对所述位线102所对应的存储单元104执行读操作，在读操作第一阶段，所述预设准备单元下拉所述解码器的输出信号S108以及基准输出信号为逻辑低电平。第一控制信号S101及第二控制信号S102为逻辑低电平，所以第一PMOS管P101、第二PMOS管P102打开。第七控制信号S107是逻辑高电平，所以第四NMOS管N104打开。所述第五控制信号S105是逻辑高电平，而所述第四控制信号S104是逻辑低电平，所以第一NMOS管N101截止，第二NMOS管N102导通，这样所述解码器的输出信号S108应该反映所述位线102的电压大小，而不应该受到所述位线101的电压大小影响。
因为所述预设准备单元下拉能力相对于所述逻辑高电平对所述位线102的上拉能力更强，所以所述位线102的电压有一定程度的降低。因为解码单元100与存储单元104的连接需要经过所述位线101及102，当所述位线之间的距离到达预设阈值时就会产生耦合作用，所以所述位线102会因为耦合作用下拉所述位线101。
在读操作第二阶段，预设准备单元停止下拉所述解码器的输出信号S108及所述基准输出信号。第一控制信号S101及第二控制信号S102为逻辑低电平，所以第一PMOS管P101、第二PMOS管P102打开。第七控制信号S107是逻辑高电平，所以第四NMOS管N104打开。所述第五控制信号S105是逻辑高电平，而所述第四控制信号S104是及所述第六控制信号S106是逻辑低电平，所以所述第一NMOS管N101截止，第二NMOS管N102导通。所以所述位线102的电压被逻辑高电平VDD上拉，之后所述位线102通过所述第二NMOS管N102及所述第四NMOS管N104上拉所述解码器的输出信号S108。当所述位线102的电压被逻辑高电平VDD上拉时所述位线101也被逻辑高电平VDD通过所述第一PMOS管P101上拉增大，因为位线之间的耦合作用，所述位线102会被所述位线101耦合而增大。
图2示出了存储器解码基准模块的结构示意图，所述基准模块包括：参考电流单元201、200及202，所述参考电流单元201适于连接所述基准位线203一端，所述参考电流单元200适于连接基准位线204，所述参考电流单元202适于连接基准位线205的一端。所述非选择的基准输出位线203及205为逻辑高电平。所述基准位线204为被选择位线，且连接NMOS晶体管N201的源极，所述NMOS晶体管N201的漏极连接所述NMOS晶体管N202的源极，所述NMOS晶体管N202漏极输出信号S201。所述NMOS晶体管N201及N202的栅极连接逻辑高电平。所述非选择的基准输出位线203及205的另一端输出信号S202及S203。由于与被选择的基准输出位线204互相起到耦合作用的非选择的基准输出位线203及205是稳定的逻辑高电平，所以在读操作第二阶段，基准输出信号S201不会受到非选择的基准输出信号S202及输出信号S203耦合作用影响而被上拉。
在这种情况下，在读操作第二阶段过程中，因为位线之间的耦合作用，所述位线102会被所述位线101耦合而增大，而基准输出信号S201不会受到非选择的基准输出信号S202及输出信号S203耦合作用影响而被上拉。所以可以影响所述解码器的输出信号S108以及所述基准输出信号S201的大小比较结果，从而使得存储器执行读操作错误，极大降低了产品的可靠性。
针对以上所述问题，本发明提供了一种存储器的解码系统控制方法，通过施加第一控制信号S101至所述第一PMOS管P101的栅极，所述第一控制信号S101在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平，可以使得所述第一PMOS管P101在所述读操作第二阶段时截止，由此可以避免在读操作第二阶段时所述第二位线102与所述第一位线101发生耦合作用而使得所述解码器的输出信号变大，从而可以消除存储器执行读操作错误的风险，提高产品的可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如图1所示，本发明实施例的一种存储器的解码系统，所述解码系统包括：解码器100、存储单元104、第一位线101及第二位线102，所述位线之间达到预设距离时会产生耦合作用，所述解码器100包括：第一PMOS管P101、第二PMOS管P102、第一NMOS管N101、第二NMOS管N102、第四NMOS管N104，所述第四NMOS管N104的源极为所述解码器100的输出端，输出解码器的输出信号S108，其中：
所述第一位线101第一端连接所述第一PMOS管P101的漏极；
所述第一位线101第二端连接所述存储单元104；
所述第二位线102第一端连接所述第二PMOS管P102的漏极；
所述第二位线102第二端连接所述存储单元104。
为使本领域技术人员更好地理解和实现本发明，结合所述解码器的控制方法进行说明，所述控制方法包括：
施加第一控制信号S101至所述第一PMOS管P101的栅极，所述第一控制信号S101在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平，读操作阶段包括所述读操作第一阶段及读操作第二阶段，所述读操作第二阶段迟于所述读操作第一阶段；
施加第二控制信号S102至所述第二PMOS管P102的栅极，所述第二控制信号S102在读操作阶段为逻辑低电平；
施加逻辑高电平至所述第一PMOS管P101的源极；
施加逻辑高电平至所述第二PMOS管P102的源极；
施加第四控制信号S104至所述第一NMOS管N101的栅极，所述第四控制信号S104在读操作阶段为逻辑低电平；
施加第五控制信号S105至所述第二NMOS管N102的栅极，所述第五控制信号S105在读操作阶段为逻辑高电平；
施加第七控制信号S107至所述第四NMOS管N104的栅极，所述第七控制信号S107在读操作阶段为逻辑高电平。
以上通过实施例对所述存储器的解码系统结构及连接关系及其控制方法进行了介绍，以下参照图1，对所述存储器的解码器系统的具体工作过程详细介绍如下：
当存储器需要对所述位线102所对应的存储单元104执行读操作，在读操作第一阶段，预设准备单元下拉所述解码器的输出信号S108以及基准输出信号为逻辑低电平。第一控制信号S101及第二控制信号S102为逻辑低电平，所以第一PMOS管P101、第二PMOS管P102及第三PMOS管P103打开。
第七控制信号S107是逻辑高电平，所以第四NMOS管N104打开。所述第五控制信号S105是逻辑高电平，而所述第四控制信号S104是逻辑低电平，所以第一NMOS管N101截止，第二NMOS管N102导通，这样所述解码器的输出信号S108应该反映所述位线102的电压大小，而不应该受到所述位线101的电压大小影响。
因为所述预设准备单元下拉能力相对于所述逻辑高电平对所述位线102的上拉能力更强，所以所述位线102的电压有一定程度的降低。因为解码器100与存储单元104的连接需要经过所述位线101及102，当所述位线之间的距离到达预设距离时就会产生耦合作用，所以所述位线102会因为耦合作用下拉所述位线101的电压。
在读操作第二阶段，预设准备单元停止下拉所述解码器的输出信号S108及所述基准输出信号。因为第一控制信号S101为逻辑高电平，所以所述第一PMOS管P101截止。而所述第二控制信号S102为逻辑低电平，所以所述第二PMOS管P102打开。第七控制信号S107是逻辑高电平，所以第四NMOS管N104打开。
所述第五控制信号S105是逻辑高电平，而所述第四控制信号S104为逻辑低电平，所以所述第一NMOS管N101截止，第二NMOS管N102导通。所述第二位线102的电压被逻辑高电平VDD上拉，之后所述第二位线102通过所述第二NMOS管N102及所述第四NMOS管N104上拉所述解码器的输出信号S108。
当所述位线102的电压被逻辑高电平VDD上拉时，所述位线101无法被逻辑高电平VDD通过所述第一PMOS管P101上拉增大到逻辑高电平VDD，所以所述位线102不会因为位线之间的耦合作用而被所述第一位线101耦合而增大。
同样地，参照图2，被选择的基准输出位线单元200，由于与被选择的基准输出位线204互相起到耦合作用的非选择的基准输出位线203及205是稳定的逻辑高电平，所以在读操作第二阶段，基准输出信号S201不会受到非选择的基准输出信号S202及输出信号S203耦合作用影响而被上拉。
在具体实施中，可以采用如图3所示下的控制装置对上述存储器的解码系统进行控制。所述控制装置可以包括：第一控制单元301、第二控制单元302、第三控制单元303、第四控制单元304、第五控制单元305、第六控制单元306及第七控制单元307，其中：
所述第一控制单元301，适于施加第一控制信号S101至所述第一PMOS管P101的栅极，所述第一控制信号S101在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平，读操作阶段包括所述读操作第一阶段及读操作第二阶段，所述读操作第二阶段迟于所述读操作第一阶段；所述第二控制单元302，适于施加第二控制信号S102至所述第二PMOS管P102的栅极，所述第二控制信号S102在读操作阶段为逻辑低电平；
所述第三控制单元303，适于施加逻辑高电平至所述第一PMOS管P101的源极；
所述第四控制单元304，适于施加逻辑高电平至所述第二PMOS管P102的源极；
所述第五控制单元305，适于施加第四控制信号S104至所述第一NMOS管N101的栅极，所述第四控制信号S104在读操作阶段为逻辑低电平；
所述第六控制单元306，适于施加第五控制信号S105至所述第二NMOS管N102的栅极，所述第五控制信号S105在读操作阶段为逻辑高电平；
所述第七控制单元307，适于施加第七控制信号S107至所述第四NMOS管N104的栅极，所述第七控制信号S107在读操作阶段为逻辑高电平。
图4示出了本发明一实施例中所述第一控制单元的结构示意图。如图4所示，所述第一控制单元301包括：第一与非门3011、第二与非门3012及信号施加单元(未示出)，所述第一与非门3011的输出端口连接所述第二与非门3012的第二输入端口，所述第二与非门3012的输出端30134输出所述第一及第三控制信号S101及S103。
所述信号施加单元，包括：第一控制子单元30131、第二控制子单元30132及第三控制子单元30133，其中：
所述第一控制子单元30131，适于施加第一信号S301至所述第一与非门3011的第一输入端口，所述第一信号S301在所述读操作阶段为逻辑低电平；
第二控制子单元30132，适于施加第二信号S302至所述第一与非门的第二输入端口，所述第二信号S302在所述读操作阶段为逻辑低电平；
第三控制子单元30133，适于施加第三信号S303至所述第二与非门3012的第一输入端口，所述第三信号S303在所述读操作第一阶段为逻辑高电平，在所述读操作第二阶段为逻辑低电平，因为所述第三信号S303在所述读操作第二阶段为逻辑低电平，所以所述第一及第三信号S301及S303在读操作第二阶段为逻辑低电平。
图5示出了在本发明另一实施例中所述第一控制单元的具体结构，与图4中所示出的实施例相比，所述第一控制单元302可以包括：第一与非门3011、第二与非门3012、信号施加单元(未示出)、第一非门3014及第二非门3015，所述第一与非门3011的输出端口连接所述第二与非门3012的第二输入端口，所述第一非门3014的第二输入端口连接所述第二与非门3015的输出端口，所述第二非门3015的输入端口连接所述第一非门3014的输出端口，所述第二非门3015的输出端30135输出所述第一及第三控制信号S101及S103。
信号施加单元(未示出)可以包括：第一控制子单元30131、第二控制子单元30132及第三控制子单元30133，其中：
第一控制子单元30131，适于施加第一信号S301至所述第一与非门3011的第一输入端口，所述第一信号S301在所述读操作阶段为逻辑低电平；
第二控制子单元30132，适于施加第二信号S302至所述第一与非门3011的第二输入端口，所述第二信号S302在所述读操作阶段为逻辑低电平；
第三控制子单元30133，适于施加第三信号S303至所述第二与非门3012的第一输入端口，所述第三信号S303在所述读操作第一阶段为逻辑高电平，在所述读操作第二阶段为逻辑低电平。
本发明实施例提供的存储器的解码系统控制方法，通过施加第一控制信号S101至所述第一PMOS管P101的栅极，所述第一控制信号S101在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平，可以使得所述第一PMOS管P101在所述读操作第二阶段时截止，可以避免在读操作第二阶段时所述第二位线102与所述第一位线101发生耦合作用而使得所述解码器的输出信号S108变大，从而消除了存储器执行读操作错误的风险，大大提高了产品的可靠性。
为了进一步说明所述存储器的解码器系统如何避免位线耦合作用对执行读操作的影响，图6示出了本发明另一实施例的存储器的解码器系统，相对于图1，本发明实施例的解码器系统还可以包括：解码器及第三位线103，所述解码器还可以包括：第三PMOS管P103、第三NMOS管N103，其中：
所述第三PMOS管P103的漏极连接所述第三NMOS管N103的漏极；
所述第三NMOS管N103的源极连接所述第一NMOS管N101的源极；
所述第三位线103第一端连接所述第三PMOS管P103的漏极；
所述第三位线103第二端连接所述存储单元104。
在具体实施中，可以采用如下的控制方法对图6所示的存储器的解码系统进行控制，所述控制方法可以包括：
施加第一控制信号S101至所述第一PMOS管P101的栅极，所述第一控制信号S101在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平，读操作阶段包括所述读操作第一阶段及读操作第二阶段，所述读操作第二阶段迟于所述读操作第一阶段；
施加第二控制信号S102至所述第二PMOS管P102的栅极，所述第二控制信号S102在读操作阶段为逻辑低电平；
施加逻辑高电平至所述第一PMOS管P101的源极；
施加逻辑高电平至所述第二PMOS管P102的源极；
施加第四控制信号S104至所述第一NMOS管N101的栅极，所述第四控制信号S104在读操作阶段为逻辑低电平；
施加第五控制信号S105至所述第二NMOS管N102的栅极，所述第五控制信号S105在读操作阶段为逻辑高电平；
施加第七控制信号S107至所述第四NMOS管N104的栅极，所述第七控制信号S107在读操作阶段为逻辑高电平；
施加第三控制信号S103至所述第三PMOS管P103的栅极，所述第三控制信号S103在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平，读操作阶段包括所述读操作第一阶段及读操作第二阶段，所述读操作第二阶段迟于所述读操作第一阶段；
施加逻辑高电平至所述第三PMOS管P103的源极；
施加第六控制信号S106至所述第三NMOS管N103的栅极。
为使本领域技术人员更好地理解和实现本发明，通过具体实施例说明上述驱动电路的工作原理，所述存储器的解码器系统及其控制方法的具体工作过程如下：
第一控制信号S101施加于所述第一PMOS管P101的栅极，第二控制信号S102施加于所述第二PMOS管P102的栅极，第三控制信号S103施加于所述第三PMOS管P103的栅极，第四控制信号S104施加于所述第一NMOS管N101的栅极，第五控制信号S105施加于所述第二NMOS管N102的栅极，第六控制信号S106施加于所述第三NMOS管N103的栅极，第七控制信号S107施加于所述第四NMOS管N104的栅极，所述第四NMOS管N104的源极输出所述解码器的输出信号S108。逻辑高电平VDD施加于所述第一PMOS管P101、第二PMOS管P102、第三PMOS管P103的源极。
所述位线101连接所述第一PMOS管P101的漏极，所述位线102连接所述第二PMOS管P102的漏极，所述位线103连接所述第三PMOS管的漏极。
存储器的读操作阶段包括：读操作第一阶段和读操作第二阶段，所述读操作第二阶段在所述读操作第一阶段之后。存储器是根据读操作第二阶段时的被选择的位线的电压和基准电压的大小比较结果来确定是否执行读操作的。
当存储器需要对所述位线102所对应的的存储单元104执行读操作在读操作第一阶段，预设准备单元下拉所述解码器的输出信号S108以及基准输出信号为逻辑低电平。第一控制信号S101、第二控制信号S102及第三控制信号S103为逻辑低电平，所以第一PMOS管P101、第二PMOS管P102及第三PMOS管P103打开。第七控制信号S107是逻辑高电平，所以第四NMOS管N104打开。所述第五控制信号S105是逻辑高电平，而所述第四控制信号S104及所述第六控制信号S106是逻辑低电平，所以第一NMOS管N101及第三NMOS管N103截止，第二NMOS管N102导通，这样所述解码器的输出信号S108应该反映所述位线102的电压大小，而不应该受到所述位线101及所述位线103的电压大小影响。
因为所述预设准备单元下拉能力相对于所述逻辑高电平对所述位线102的上拉能力更强，所以所述位线102的电压有一定程度的降低。因为解码单元100与存储单元104的连接需要经过所述位线101、102及103，当所述位线之间的距离到达预设阈值时就会产生耦合作用，所以所述位线102会因为耦合作用下拉所述位线101及位线103。
在读操作第二阶段，预设准备单元停止下拉所述解码器的输出信号S108及所述基准输出信号。第一控制信号S101为逻辑低电平，第一PMOS管P101打开。第二控制信号S102及第三控制信号S103为逻辑高电平，所以第二PMOS管P102及第三PMOS管P103截止。第七控制信号S107是逻辑高电平，所以第四NMOS管N104打开。所述第五控制信号S105是逻辑高电平，而所述第四控制信号S104及所述第六控制信号S106是逻辑低电平，所以所述第一NMOS管N101及所述第三NMOS管N103截止，第二NMOS管N102导通。
所述位线102的电压被逻辑高电平VDD上拉，之后所述位线102通过所述第二NMOS管N102及所述第四NMOS管N104上拉所述解码器的输出信号S108。当所述位线102的电压被逻辑高电平VDD上拉时所述位线101及所述位线103也被逻辑高电平VDD通过所述第一PMOS管P101及所述第三PMOS管P103上拉增大，但是因为所述第一PMOS管P101及所述第三PMOS管截止，所以所述位线102不会因为位线之间的耦合作用而会被所述位线101及位线103耦合而增大。
在具体实施中，在本发明一实施例中，可以采用如图7所示的控制装置对上述解码器系统进行控制。与图3所示的控制装置相比，所述控制装置300还可以包括：第八控制单元308及第九控制单元309，其中：
所述第一控制单元301，还适于施加第三控制信号S103至所述第三PMOS管P103的栅极，所述第三控制信号S103在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平；
所述第八控制单元308，适于施加逻辑高电平至所述第三PMOS管P103的源极；
所述第九控制单元309，适于施加第六控制信号S106至所述第三NMOS管N103的栅极。
采用上述方案，通过在读操作第二阶段过程中，第一控制信号S101是逻辑高电平，使得所述第一PMOS管P101截止，避免所述第二位线102因为位线之间的耦合作用被所述第一位线101耦合而增大，基准输出信号S201也不会受到非选择的基准输出信号S202及输出信号S203耦合作用影响而被上拉。从而可以避免影响所述解码器的输出信号S108以及所述基准输出信号S201的大小比较结果，从而使得存储器正确地执行读操作，提高了产品的可靠性。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于以计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (6)

1.一种存储器的解码系统控制方法，其特征在于，所述解码系统包括：解码器、存储单元、第一位线及第二位线，所述位线之间达到预设距离时会产生耦合作用，所述解码器包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第四NMOS管，所述第四NMOS管的源极为所述解码器的输出端，其中：所述第一位线的第一端连接所述第一PMOS管的漏极，第二端连接所述存储单元；所述第二位线的第一端连接所述第二PMOS管的漏极，第二端连接所述存储单元；
所述控制方法包括：
施加第一控制信号至所述第一PMOS管的栅极，所述第一控制信号在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平，读操作阶段包括所述读操作第一阶段及读操作第二阶段，所述读操作第二阶段迟于所述读操作第一阶段；
施加第二控制信号至所述第二PMOS管的栅极，所述第二控制信号在读操作阶段为逻辑低电平；
施加逻辑高电平至所述第一PMOS管的源极；
施加逻辑高电平至所述第二PMOS管的源极；
施加第四控制信号至所述第一NMOS管的栅极，所述第四控制信号在读操作阶段为逻辑低电平；
施加第五控制信号至所述第二NMOS管的栅极，所述第五控制信号在读操作阶段为逻辑高电平；
施加第七控制信号至所述第四NMOS管的栅极，所述第七控制信号在读操作阶段为逻辑高电平。
2.根据权利要求1所述的存储器的解码系统控制方法，其特征在于，所述解码系统还包括：第三位线，所述解码器还包括：第三PMOS管、第三NMOS管，其中：
所述第三PMOS管的漏极连接所述第三NMOS管的漏极；
所述第三NMOS管的源极连接所述第一NMOS管的源极；
所述第三位线第一端连接所述第三PMOS管的漏极；
所述第三位线第二端连接所述存储单元；
所述控制方法还包括：
施加第三控制信号至所述第三PMOS管的栅极，所述第三控制信号在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平；
施加逻辑高电平至所述第三PMOS管的源极；
施加第六控制信号至所述第三NMOS管的栅极。
3.一种存储器的解码系统控制装置，其特征在于，所述解码系统包括：解码器、存储单元、第一位线及第二位线，所述位线之间达到预设距离时会产生耦合作用，所述解码器包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第四NMOS管，所述第四NMOS管的源极为所述解码器的输出端，其中：所述第一位线的第一端连接所述第一PMOS管的漏极，第二端连接所述存储单元；所述第二位线的第一端连接所述第二PMOS管的漏极，第二端连接所述存储单元；读操作阶段包括所述读操作第一阶段及读操作第二阶段，所述读操作第二阶段迟于所述读操作第一阶段；
所述控制装置包括：第一控制单元、第二控制单元、第三控制单元、第四控制单元、第五控制单元、第六控制单元、第七控制单元，其中：
所述第一控制单元，适于施加第一控制信号至所述第一PMOS管的栅极，所述第一控制信号在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平；
所述第二控制单元，适于施加第二控制信号至所述第二PMOS管的栅极，所述第二控制信号在读操作阶段为逻辑低电平；
所述第三控制单元，适于施加逻辑高电平至所述第一PMOS管的源极；
所述第四控制单元，适于施加逻辑高电平至所述第二PMOS管的源极；
所述第五控制单元，适于施加第四控制信号至所述第一NMOS管的栅极，所述第四控制信号在读操作阶段为逻辑低电平；
所述第六控制单元，适于施加第五控制信号至所述第二NMOS管的栅极，所述第五控制信号在读操作阶段为逻辑高电平；
所述第七控制单元，适于施加第七控制信号至所述第四NMOS管的栅极，所述第七控制信号在读操作阶段为逻辑高电平。
4.根据权利要求3所述的存储器的解码系统控制装置，其特征在于，所述解码系统还包括：第三位线，所述解码器还包括：第三PMOS管、第三NMOS管，其中：
所述第三PMOS管的漏极连接所述第三NMOS管的漏极；
所述第三NMOS管的源极连接所述第一NMOS管的源极；
所述第三位线第一端连接所述第三PMOS管的漏极；
所述第三位线第二端连接所述存储单元；
所述存储器的解码系统控制装置还包括：第八控制单元及第九控制单元，其中：
所述第一控制单元，还适于施加第三控制信号至所述第三PMOS管的栅极，所述第三控制信号在读操作第一阶段为逻辑低电平，在读操作第二阶段为逻辑高电平；
所述第八控制单元，适于施加逻辑高电平至所述第三PMOS管的源极；
所述第九控制单元，适于施加第六控制信号至所述第三NMOS管的栅极。
5.根据权利要求4所述的存储器的解码系统控制装置，其特征在于，所述第一控制单元包括：第一与非门、第二与非门及信号施加单元，所述第一与非门的输出端口连接所述第二与非门的第二输入端口，所述第二与非门的输出端输出所述第一及第三控制信号；
所述信号施加单元，包括：第一控制子单元、第二控制子单元及第三控制子单元，其中：
所述第一控制子单元，适于施加第一信号至所述第一与非门的第一输入端口，所述第一信号在所述读操作阶段为逻辑低电平；
所述第二控制子单元，适于施加第二信号至所述第一与非门的第二输入端口，所述第二信号在所述读操作阶段为逻辑低电平；
所述第三控制子单元，适于施加第三信号至所述第二与非门的第一输入端口，所述第三信号在所述读操作第一阶段为逻辑高电平，在所述读操作第二阶段为逻辑低电平。
6.根据权利要求4所述的存储器的解码系统控制装置，其特征在于，所述第一控制单元包括：第一与非门、第二与非门、第一非门、第二非门及信号施加单元，所述第一与非门的输出端口连接所述第二与非门的第二输入端口，所述第一非门的输入端口连接所述第二与非门的输出端口，所述第二非门的输入端口连接所述第一非门的输出端口，所述第二非门的输出端输出所述第一及第三控制信号；
所述信号施加单元，包括：第一控制子单元、第二控制子单元及第三控制子单元，其中：
所述第一控制子单元，适于施加第一信号至所述第一与非门的第一输入端口，所述第一信号在所述读操作阶段为逻辑低电平；
所述第二控制子单元，适于施加第二信号至所述第一与非门的第二输入端口，所述第二信号在所述读操作阶段为逻辑低电平；
所述第三控制子单元，适于施加第三信号至所述第二与非门的第一输入端口，所述第三信号在所述读操作第一阶段为逻辑高电平，在所述读操作第二阶段为逻辑低电平。
CN201510546373.3A 2015-08-31 2015-08-31 存储器解码系统控制方法及装置 Active CN106486160B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201510546373.3A CN106486160B (zh) 2015-08-31 2015-08-31 存储器解码系统控制方法及装置
US15/249,580 US9892769B2 (en) 2015-08-31 2016-08-29 Control method and control apparatus of memory decoding system
US15/860,268 US10176854B2 (en) 2015-08-31 2018-01-02 Memory decoding system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510546373.3A CN106486160B (zh) 2015-08-31 2015-08-31 存储器解码系统控制方法及装置

Publications (2)

Publication Number Publication Date
CN106486160A CN106486160A (zh) 2017-03-08
CN106486160B true CN106486160B (zh) 2019-08-27

Family

ID=58096862

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510546373.3A Active CN106486160B (zh) 2015-08-31 2015-08-31 存储器解码系统控制方法及装置

Country Status (2)

Country Link
US (2) US9892769B2 (zh)
CN (1) CN106486160B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3587895B1 (de) * 2018-06-22 2020-10-07 Nproxx B.V. Selbstdichtender ventilanschluss für druckbehälter

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0461904A2 (en) * 1990-06-14 1991-12-18 Creative Integrated Systems, Inc. An improved semiconductor read-only VLSI memory
CN1832036A (zh) * 2005-12-21 2006-09-13 威盛电子股份有限公司 存储器输出级电路及存储器数据输出的方法
CN101303893A (zh) * 2007-05-09 2008-11-12 晶豪科技股份有限公司 非易失半导体存储装置及其编程方法
CN101908373A (zh) * 2009-06-04 2010-12-08 复旦大学 一种带读电压偏置nmos晶体管的电阻转换存储器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0735542A1 (en) * 1995-03-31 1996-10-02 STMicroelectronics S.r.l. Reading circuit for multilevel non-volatile memory cell devices
JP3620992B2 (ja) * 1999-04-23 2005-02-16 株式会社 沖マイクロデザイン 半導体記憶装置
KR100758299B1 (ko) * 2006-07-25 2007-09-12 삼성전자주식회사 플래쉬 메모리 장치 및 그것의 쓰기 방법
KR20110004164A (ko) * 2009-07-07 2011-01-13 삼성전자주식회사 반도체 메모리 장치
US9087595B2 (en) * 2012-04-20 2015-07-21 Aplus Flash Technology, Inc. Shielding 2-cycle half-page read and program schemes for advanced NAND flash design
US8848467B1 (en) * 2013-03-14 2014-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated write mux and driver systems and methods
TWI608485B (zh) * 2016-06-07 2017-12-11 來揚科技股份有限公司 電阻式記憶體的讀寫控制裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0461904A2 (en) * 1990-06-14 1991-12-18 Creative Integrated Systems, Inc. An improved semiconductor read-only VLSI memory
CN1832036A (zh) * 2005-12-21 2006-09-13 威盛电子股份有限公司 存储器输出级电路及存储器数据输出的方法
CN101303893A (zh) * 2007-05-09 2008-11-12 晶豪科技股份有限公司 非易失半导体存储装置及其编程方法
CN101908373A (zh) * 2009-06-04 2010-12-08 复旦大学 一种带读电压偏置nmos晶体管的电阻转换存储器

Also Published As

Publication number Publication date
US20180122437A1 (en) 2018-05-03
US20170062028A1 (en) 2017-03-02
US9892769B2 (en) 2018-02-13
CN106486160A (zh) 2017-03-08
US10176854B2 (en) 2019-01-08

Similar Documents

Publication Publication Date Title
CN104425032B (zh) 半导体存储器件、操作其的方法和包括其的存储系统
KR101651886B1 (ko) 레벨 시프터를 포함하는 감지 증폭기
CN103730164A (zh) 一种可编程存储单元
CN106486160B (zh) 存储器解码系统控制方法及装置
CN106558341A (zh) 半导体存储器件
CN102237869A (zh) 集成电路以及消除负偏温度不稳定性的方法
CN106158022B (zh) 一种用于共源架构嵌入式闪存的字线驱动电路及其方法
CN106205675A (zh) 半导体存储设备
KR102432460B1 (ko) 동작 오류를 감소시키는 레벨 변환 회로
CN102034540B (zh) 压摆率控制装置及其控制方法
US8861291B2 (en) Memory apparatus and signal delay circuit for generating delayed column select signal
CN103247332B (zh) 具有读辅助器件的存储器及其操作方法
CN102290101B (zh) 源线偏置电路及存储器
US9607670B2 (en) Data input circuit and semiconductor memory device including the same
US8040738B2 (en) Method and apparatus for performing semiconductor memory operations
US8860488B2 (en) Apparatuses and method for shifting a voltage level
CN102394108A (zh) 闪存的编程验证优化方法
CN106328190A (zh) 静态随机存储单元
CN104464789B (zh) 存储器系统
US10707838B2 (en) Input and output circuits and integrated circuits using the same
US9466388B2 (en) Readout circuit with self-detection circuit and control method therefor
CN105322951A (zh) 集成电路和预充电/激活标志发生电路
US10109345B2 (en) Write assist for memories with resistive bit lines
CN103177756B (zh) 动态存储器读操作下的省电方法及其列选择信号驱动电路
CN106328204B (zh) 存储器的选择门驱动电路及其控制装置、控制方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant