CN104425032B - 半导体存储器件、操作其的方法和包括其的存储系统 - Google Patents

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Abstract

根据本发明实施例的半导体存储器件包括：存储块；驱动电路，对存储器单元执行编程操作；以及电压检测器，当外部电源电压降低至小于参考电压电平时产生检测信号。驱动电路响应于检测信号而在编程操作期间将施加给漏极选择线的电压放电。

Description

半导体存储器件、操作其的方法和包括其的存储系统
相关申请的交叉引用
本申请要求2013年9月2日提交的申请号为10-2013-0104816的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各个示例性实施例总体而言涉及电子器件，且更具体而言，涉及半导体存储器件、操作所述半导体存储器件的方法和包括所述半导体存储器件的存储系统。
背景技术
半导体存储器件是使用由例如硅（Si）、锗（Ge）、砷化镓（GaAs）或磷化铟（InP）制成的半导体来实现的存储器件。半导体存储器件分成易失型存储器件和非易失型存储器件。
易失性存储器件在电源断电时不能保留储存的数据。易失性存储器件的例子可以包括：静态随机存取存储器（SRAM）、动态随机存取存储器（DRAM）、同步动态随机存取存储器（SDRAM）等。非易失性存储器件可以保留储存的数据而与电源开/关条件无关。非易失性存储器件的例子包括：只读存储器（ROM）、屏蔽式只读存储器（MROM）、可编程只读存储器（PROM）、可擦除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）、快闪存储器、相变随机存取存储器（PRAM）、磁性随机存取存储器（MRAM）、阻变随机存取存储器（RRAM）、铁电随机存取存储器（FRAM）等。快闪存储器分成NOR型和NAND型存储器。
半导体存储器件通过接收用于操作的外部电源电压来操作。当正在供应的外部电源电压突然中断时，半导体存储器件停止操作。例如，当在编程操作期间切断外部电源电压的供应时，半导体存储器件可能不能正确地完成编程操作。
发明内容
本发明的示例实施例针对具有改善的可靠性的半导体存储器件、操作所述半导体存储器件的方法和包括所述半导体存储器件的存储系统。
根据本发明的一个实施例的半导体存储器件可以包括：存储块，与漏极选择线、源极选择线、以及布置在漏极选择线和源极选择线之间的多个字线耦合；驱动电路，适用于利用外部电源电压来对与所述多个字线之中的选中的字线耦合的存储器单元执行编程操作；以及电压检测器，适用于监控外部电源电压以及在所述外部电源电压降低至小于参考电压电平时产生检测信号，其中，驱动电路响应于检测信号而在编程操作期间将施加给漏极选择线的电压放电。
根据本发明的另一个实施例的操作半导体存储器件的方法，所述半导体存储器件包括成组的多个存储器单元、与相应的存储器单元的组相对应的字线、以及与相应的存储器单元的组相对应的位线，所述方法可以包括以下步骤：利用外部电源电压来产生内部电源电压；通过使用内部电源电压、利用经由位线传送的数据来对与字线之中的选中的字线耦合的存储器单元执行编程操作；以及在编程操作期间，当外部电源电压降低至低于参考电压电平时，将相应的存储器单元的组从位线断开。
根据本发明的又一个实施例的存储系统可以包括：半导体存储器件，适用于利用外部电源电压来操作；以及控制器，适用于将编程请求传送给半导体存储器件，其中，所述半导体存储器件包括：存储块，包括成组的多个存储器单元、与相应的存储器单元的组相对应的字线、以及与相应的存储器单元的组相对应的位线；驱动电路，适用于响应于编程请求而对与字线之中的选中的字线耦合的存储器单元执行编程操作；以及电压检测器，适用于监控外部电源电压以及在外部电源电压降低至低于参考电压电平时产生检测信号，其中，在编程操作期间将电压施加给漏极选择线以将相应的存储器单元的组耦合到位线，而驱动电路响应于检测信号而将施加给漏极选择线的电压放电。
根据本发明的又一个实施例的半导体存储器件可以包括：存储块，包括成组的多个存储器单元、与相应的存储器单元的组相对应的字线、以及与相应的存储器单元的组相对应的位线；驱动电路，适用于利用外部电源电压来对存储器单元执行编程操作；以及电压检测器，适用于监控外部电源电压以及在外部电源电压降低至低于参考电压电平时产生检测信号，其中，在编程操作期间将电压施加给漏极选择线以将相应的存储器单元的组耦合到位线，而驱动电路适用于响应于检测信号对施加给漏极选择线的电压放电。
附图说明
图1是示出根据本发明实施例的半导体存储器件的框图；
图2是示出图1所示的多个存储块中的一个的电路图；
图3是详细示出与图2所示的存储块耦合的行译码器的框图；
图4是示出根据本发明实施例的操作半导体存储器件的方法的流程图；
图5是详细示出操作半导体存储器件的方法的时序图；
图6是示出在图5所示的第四时刻至第六时刻外部电源电压和漏极选择线的电压的详细图；
图7是示出根据本发明实施例的包括半导体存储器件的存储系统的框图；
图8是示出操作图7所示的控制器的方法的流程图；
图9是示出图7所示的存储系统的应用实例的框图；以及
图10是示出根据本发明实施例的包括存储系统的计算系统的框图。
具体实施方式
在下文中，将参照附图更详细地解释本发明的各种实施例。提供这些附图是为了使本领域普通技术人员能够根据本发明的示例性实施例来实现和使用本发明。在本公开中，附图标记直接对应于本发明的各个附图和实施例中编号相似的部分。还应注意，在本说明书中，“连接/耦接”不仅指一个部件与另一个部件直接耦合，还指通过中间部件与另一个部件间接耦合。另外，只要在句子中没有明确指出，单数形式可以包括复数形式。
图1是示出根据本发明实施例的半导体存储器件的框图。
参见图1，半导体存储器件100可以包括存储器单元阵列110、驱动电路120、电压发生器130和电压检测器140。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可以通过行线RL（参见图2中的附图标记DSL、LWL1至LWLn以及SSL）耦合到驱动电路120的行译码器121，以及通过位线BL耦合到驱动电路120的读写电路123。
存储块BLK1至BLKz可以包括多个存储器单元。根据一个实施例，所述多个存储器单元可以是非易失性存储器单元。
驱动单元120可以包括行译码器121、电压泵122、读写电路123、控制逻辑124和输入/输出缓冲器125。
行译码器121可以通过行线RL耦合到存储块BLK1至BLKz。行译码器121可以通过控制逻辑124来控制。
在编程操作期间输入的地址ADDR可以包括块地址BADD和行地址RADD。行译码器121可以通过控制逻辑124来接收块地址BADD和行地址RADD。
行译码器121可以对地址ADDR之中的块地址BADD译码。行译码器121可以响应于译码的块地址BADD来选择存储块BLK1至BLKz中的一个。
行译码器121可以对地址ADDR之中的行地址RADD译码。行译码器121可以响应于译码的行地址RADD来选择选中的存储块的局部字线中的一个。例如，行译码器121可以将具有高电压电平的编程电压施加给选中的局部字线，以及将通过电压施加给未选中的局部字线。编程电压和通过电压从电压泵122输入。
电压泵122可以通过控制逻辑124来控制。电压泵122可以利用从电压发生器130输入的内部电源电压VCCI来产生多种电压。例如，电压泵122可以包括接收内部电源电压VCCI的多个泵浦电容器。另外，电压泵122可以通过在控制逻辑124的控制下选择性地激活所述泵浦电容器来产生多种电压。例如，电压泵122可以在编程操作期间产生编程电压和通过电压。
读写电路123可以通过位线BL1至BLm耦合到存储器单元阵列110。读写电路123可以通过控制逻辑124来控制。
读写电路123可以从控制逻辑124接收地址ADDR之中的列地址CADD，以及对列地址CADD译码。
读写电路123可以与输入/输出缓冲器125通信数据DATA。在编程操作期间，读写电路123可以通过输入/输出缓冲器125来接收要编程的数据DATA。另外，读写电路123可以将数据DATA传送给与译码的列地址CADD相对应的位线BL1至BLm。读写电路123可以将编程使能电压（例如，接地电压）施加给与选中的局部字线耦合的选中的存储器单元中的第一存储器单元耦合的位线，由此提高第一存储器单元的阈值电压。读写电路123可以将编程禁止电压（例如，内部电源电压）施加给与选中的存储器单元中的除了第一存储器单元以外的第二存储器单元耦合的位线，由此保持第二存储器单元的阈值电压。因此，可以利用数据DATA来对选中的存储器单元进行编程。
根据一个实施例，读写电路123可以包括列选择电路和页缓冲器（或页寄存器）。
控制逻辑124可以通过输入/输出缓冲器125来接收指示例如编程操作的命令CMD。控制逻辑124可以响应于命令CMD来控制行译码器121、电压泵122、读写电路123和输入/输出缓冲器125。
控制逻辑124可以通过输入/输出缓冲器125来接收地址ADDR。控制逻辑124可以将地址ADDR之中的块地址BADD和行地址RADD传送给行译码器121，以及将地址ADDR之中的列地址CADD传送给读写电路123。
输入/输出缓冲器125可以通过控制逻辑124来控制。输入/输出缓冲器125可以从外部接收命令CMD、地址ADDR和数据DATA。输入/输出缓冲器125可以将命令CMD和地址ADDR传送给控制逻辑124，以及将数据DATA传送给读写电路123。
电压发生器130可以利用从外部输入的电源电压（在下文中称作“外部电源电压VCCE”）来产生内部电源电压VCCI。例如，电压发生器130可以通过调节外部电源电压VCCE来产生内部电源电压VCCI。内部电源电压VCCI可以被提供给驱动电路120，且被用作用于行译码器121、电压泵122、读写电路123、控制逻辑124和输入/输出缓冲器125的操作电压。
当外部电源电压VCCE在预定电压范围内时，电压发生器130可以正确地产生内部电源电压VCCI。另一方面，当外部电源电压VCCE的电压电平低于预定电压电平时，电压发生器130可能不能产生正确的内部电源电压VCCI。当未提供正确的内部电源电压VCCI给驱动电路120时，半导体存储器件100可能不能正确地操作。例如，当外部电源电压VCCE的电压电平在预定电压范围内时，半导体存储器件100可以被定义为正常操作状态。当外部电源电压VCCE的电压电平低于预定电压电平时，半导体存储器件100可以被定义为断电状态。
当正在供应的外部电源电压VCCE突然切断（突然断电）时，即外部电源电压VCCE的电压电平突然降低至比预定电压范围低时，内部电源电压VCCI可能被放电，并且与选中的存储块耦合的线也可能被放电。由于正施加给选中的存储块的局部子线的电压可能高于与该选中的存储块耦合的其他线（例如，位线）的电压，因此这些电压可能较缓慢地被放电。结果，由于在预定量的时间内这些通过局部字线的高电压的影响，选中的存储器单元可能被无意地编程。
电压检测器140可以监控外部电源电压VCCE以及可以在外部电源电压VCCE低于参考电压电平时产生检测信号DTS。参考电压电平可以在预定电压范围内。电压检测器140可以检测突然断电以及可以在发生突然断电之前产生检测信号DTS。
驱动电路120可以在编程操作期间响应于检测信号DTS而将正施加给选中的存储块的漏极选择线的电压放电。因此，可以将选中的存储器单元的编程操作禁止。
根据一个实施例，在突然断电的情况下，可以防止选中的存储器单元的阈值电压的不期望的增加。因而，可以改善编程操作的可靠性。
图2是示出图1所示的存储块BLK1至BLKz中的第一存储块BLK1的电路图。
第一存储块BLK1可以包括第一至第m单元串CS1至CSm。第一至第m单元串CS1至CSm可以分别耦合到第一至第m位线BL1至BLm。第一至第m单元串CS1至CSm可以耦合到公共源级线CSL、源极选择线SSL、第一至第n局部字线LWL1至LWLn、以及漏极选择线DSL。
单元串CS1至CSm中的每个可以包括串联耦合的源极选择晶体管SST、存储器单元M1至Mn、以及漏极选择晶体管DST。源极选择晶体管SST可以耦合到源极选择线SSL。第一至第n存储器单元M1至Mn可以分别耦合到第一至第n局部字线LWL1至LWLn。漏极选择晶体管DST可以耦合到漏极选择线DSL。源极选择晶体管SST的源极端子可以耦合到公共源级线CSL。漏极选择晶体管DST的漏极端子可以耦合到对应的位线。源极选择线SSL、第一至第n局部字线LWL1至LWLn和漏极选择线DSL可以被包括在图1所示的行线RL中。
源极选择线SSL、第一至第n局部字线LWL1至LWLn和漏极选择线DSL可以通过行译码器121来控制。举例而言，公共源级线CSL可以通过控制逻辑124来控制。
在编程操作期间，可以从图1所示的存储块BLK1至BLKz中选择除了第一存储块BLK1以外的存储块。可以将漏极非选择电压（例如接地电压）施加给第一存储块BLK1的漏极选择线DSL。因此，单元串CS1至CSm可以与位线BL1至BLm电断开，当局部字线LWL1至LWLn的电压升高时，单元串CS1至CSm的沟道电压可以升压。结果，第一存储块BLK1的存储器单元可以不被编程。
当在编程操作期间从图1所示的存储块BLK1至BLKz中选择第一存储块BLK1时，可以将漏极选择电压（例如内部电源电压）施加给第一存储块BLK1的漏极选择线DSL。第一至第m单元串CS1至CSm可以通过漏极选择晶体管DST而电连接到对应的位线。可以将具有高电压电平的通过电压施加给局部字线LWL1至LWLn中的未选中的局部字线（例如，LWL2至LWLn）。可以将电压电平比通过电压更高的编程电压施加给选中的局部字线（例如，LWL1）。举例而言，可以将接地电压施加给源极选择线SSL。
单元串CS1至CSm的漏极选择晶体管DST可以通过经由漏极选择线DSL传送的漏极选择电压而导通。经由位线BL1至BLm传送的数据DATA可以通过漏极选择晶体管DST而被编程到选中的存储器单元中。
例如，当编程使能电压（例如，接地电压）被施加给位线时，编程使能电压可以通过漏极选择晶体管DST被传送给对应单元串的沟道。对应存储器单元的阈值电压可以由于选中的局部字线的编程电压和沟道的编程使能电压之间的差异而增加。
例如，当编程禁止电压（例如，内部电源电压）被施加给位线时，漏极选择晶体管DST可以在对应单元串的沟道电压增加得高于漏极选择电压（例如内部电源电压）减去漏极选择晶体管DST的阈值电压而获得的值时被关断。因而，对应单元串的沟道电压也可以随着施加给局部字线LWL1至LWLn的通过电压Vpass和编程电压Vpgm的增加而升压。结果，对应存储器单元的阈值电压可以不增加。
在编程操作期间，可能出现突然断电，其中如图1所示的外部电源电压VCCE被突然切断。由于较低电压的编程使能电压或编程禁止电压被施加给位线BL1至BLm，因此位线BL1至BLm可能在短时间内被放电。另一方面，由于较高电压的编程电压Vpgm或通过电压Vpass被施加到局部字线LWL1至LWLn，因此局部字线LWL1至LWLn可能花费更多时间来放电。
因此，在施加给位线的编程禁止电压已经被放电时，局部字线LWL1至LWLn的电压可能还具有比预定电平大的电压电平。由于位线的电压达到了与接地电压相对应的编程使能电压，因此编程使能电压可以被传送给单元串的沟道，选中的存储器单元的阈值电压可能由于经由选中的局部字线施加的编程电压与被传送至单元串的沟道的编程使能电压之间的差异而增加。这种现象也受到漏极选择线DSL的电压变化的影响。例如，当在突然断电出现之前正在接收漏极选择电压（例如，内部电源电压）的漏极选择线DSL在突然断电期间较缓慢地放电时，位线的编程使能电压可以更容易地传送给单元串的沟道。因此，选中的存储器单元的阈值电压可能进一步增加。
结果，选中的存储器单元的阈值电压可能在突然断电的情况下无意地增加，由此可能降低编程操作的可靠性。
图3是示出与图2所示的存储块BLK1耦合的行译码器121的框图。
参见图3，行译码器121可以包括块译码器210、漏极选择线控制单元220、字线译码单元230、源极选择线控制单元240和开关组250。
块译码器210、漏极选择线控制单元220和源极选择线控制单元240可以响应于块地址BADD而操作。块译码器210可以响应于块地址BADD而将块选择信号BSS使能或禁止。块选择信号BSS可以被传送给开关组250。
漏极选择线控制单元220可以响应于块地址BADD来偏置漏极选择线DSL以导通或关断漏极选择晶体管DST，如图2所示。漏极选择线控制单元220可以包括将漏极选择电压或漏极不选择电压施加给漏极选择线DSL的开关器件。
字线译码单元230可以响应于行地址RADD而将编程电压Vpgm或通过电压Vpass施加给第一至第n全局字线GWL1至GWLn。
开关组250可以响应于从块译码器210输入的块选择信号BSS而将第一至第n全局字线GWL1至GWLn分别耦合到第一至第n局部字线LWL1至LWLn。
源极选择线控制单元240可以响应于块地址BADD来控制源极选择线SSL的电压。例如，源极选择线控制单元240可以在编程操作期间将接地电压施加给源极选择线SSL。
根据一个实施例，漏极选择线控制单元220可以响应于从电压检测器140输入的检测信号DTS来将漏极选择线DSL放电。例如，漏极选择线控制单元220可以响应于检测信号DTS而将漏极不选择电压施加给漏极选择信号DSL。
检测信号DTS可以在外部电源电压VCCE降低至小于参考电压电平时产生。由于参考电压电平在图1所示的半导体存储器件100执行正常操作的电压范围内，因此在检测信号DTS被传送时漏极选择线控制单元220可以正常操作。因此，漏极选择线DSL可以被放电。
图4是示出根据本发明实施例的操作半导体存储器件100的方法的流程图。
参见图1、2、4，在步骤S110，可以利用外部电源电压VCCE来产生内部电源电压VCCI。在步骤S120，当输入编程请求时，可以利用内部电源电压VCCI来对选中的存储块的选中的存储器单元执行编程操作。
在步骤S130，可以检测外部电源电压VCCE的电压电平是否低于预定的参考电压电平。当外部电源电压VCCE的电压电平低于参考电压电平时，可以执行步骤S140。
在步骤S140，可以将漏极选择线DSL的电压放电。换句话说，当外部电源电压VCCE的电压电平低于参考电压电平时，可以在外部电源电压VCCE进一步降低之前将漏极选择线DSL的电压放电，以使半导体存储器件进入断电模式且不能控制施加到选中的存储块的电压。
图5是详细示出操作半导体存储器件100的方法的时序图。图6是示出在图5所示的第四时刻t4至第六时刻t6外部电源电压VCCE和漏极选择线DSL的电压Vdsl的详细图。
参见图5，可以在第一时刻t1将编程使能电压Vpm（例如，接地电压）施加给与要编程的存储器单元耦合的位线BL_pm。可以将编程禁止电压Vinh（例如，内部电源电压）施加给与被禁止编程的存储器单元耦合的位线BL_inh。
在第二时刻t2，可以将漏极选择电压Vds施加给漏极选择线DSL。第一至第m单元串CS1至CSm可以电耦合到图2所示的位线BL1至BLm。可以将源极选择线电压Vssl施加给源极选择线SSL。
在第三时刻t3，在局部字线LWL1至LWLn中，可以将编程电压Vpgm施加给选中的局部字线，以及可以将通过电压Vpass施加给未选中的局部字线。因此，可以根据对应的位线是具有编程禁止电压Vinh还是编程使能电压Vpm来对选中的存储器单元编程。
在第四时刻t4，外部电源电压VCCE可以开始减小。在第五时刻t5，当外部电源电压VCCE达到参考电压电平时，可以将施加给漏极选择线DSL的漏极选择电压Vds放电。以下将参考图6来详细描述。
参见图6，外部电源电压VCCE可以保持正常电压电平Vnormal，以及在第四时刻t4开始减小。外部电源电压VCCE可以在第五时刻t5达到参考电压电平Vth，并且进一步减小以在第六时刻t6达到最小电压电平Vlow。外部电源电压VCCE可以降低至接地电压。
当外部电源电压VCCE的电压电平低于最小电压电平Vlow时，图1所示的半导体存储器件100可以被定义为断电状态。当外部电源电压VCCE处于正常电压电平Vnormal和最小电压电平Vlow之间时，半导体存储器件100可以被定义为正常操作状态。在第四时刻t4之后，外部电源电压VCCE的电压电平可以迅速降低。外部电源电压的电压电平迅速降低的现象可以被定义为突然断电。
根据本发明的一个实施例，选中的存储块的漏极选择线DSL可以保持漏极选择电压Vdsl，随后漏极选择电压Vdsl可以在外部电源电压VCCE达到参考电压电平Vth的第五时刻t5被放电，如图6所示。换句话说，图2所示的耦合到漏极选择线DSL的漏极选择晶体管DST可以在外部电源电压VCCE低于参考电压电平Vth时被关断。
再参见图5，内部电源电压VCCI可以相对稳定的产生，直到外部电源电压VCCE达到最小电压电平Vlow。当外部电源电压VCCE在第六时刻t6降低至小于最小电压电平Vlow时，内部电源电压VCCI可以降低。
随着内部电源电压VCCI减小，编程禁止电压Vinh可以被放电以达到接地电压。另外，在电压泵122中产生的编程电压Vpgm和通过电压Vpass也可以减小以达到接地电压。高电压的编程电压Vpgm和通过电压Vpass减小所花费的时间可能大于编程禁止电压Vinh减小所花费的时间。换句话说，即使编程禁止电压Vinh减小至达到接地电压、即与编程使能电压Vpm相同的电平，编程电压Vpgm和通过电压Vpass可能仍保持高电压。然而，根据本发明的实施例，由于在编程禁止电压Vinh减小之前漏极选择线DSL的电压被放电，因此图2所示的位线BL1至BLm以及图2所示的单元串CS1至CSm可以相互电断开，单元串CS1至CSm可以被浮置。因此，可以防止存储器单元被错误地编程。
图7是示出包括半导体存储器件1100的存储系统1000的框图。
参见图7，存储系统1000可以包括半导体存储器件1100和控制器1200。
半导体存储器件1100可以以与以上参照图1描述的半导体存储器件100相同的方式来配置和操作。在下文中，省略与之前描述的实施例的共同内容的描述。
控制器1200可以与主机和半导体存储器件1100耦接。控制器1200可以响应于来自主机的请求而访问半导体存储器件1100。例如，控制器1200可以控制半导体存储器件1100的读取操作、写入操作、擦除操作以及后台操作。控制器1200可以提供半导体存储器件1100与主机之间的接口。控制器1200可以驱动用于控制半导体存储器件1100的固件。
控制器1200可以包括各种部件，诸如随机存取存储器（RAM）、处理单元、主机接口、存储器接口以及纠错码（ECC）模块。RAM可以用作下列至少一种：处理单元的操作存储器、半导体存储器件与主机之间的高速缓冲存储器、半导体存储器件与主机之间的缓冲存储器。处理单元可以控制控制器1200的一般操作。
主机接口可以包括用于主机与控制器1200之间的数据交换的协议。根据一个示例性实施例中，控制器1200可以经由各种接口协议中的一种与主机通信，所述各种接口协议包括通用串行总线（USB）协议、多媒体卡（MMC）协议、外围组件互连（PCI）协议、PCI-快速（PCI-E）协议、高级技术附件（ATA）协议、串行ATA协议、并行ATA协议、小型计算机小型接口（SCSI）协议、增强型小型硬盘接口（ESDI）协议、集成驱动电子（IDE）协议、以及私人协议。存储器接口可以与半导体存储器件1100接口。例如，存储器接口可以包括诸如NAND接口和NOR接口的快闪接口中的至少一种。
控制器1200可以包括ECC块，所述ECC块可以利用纠错码（ECC）来检测并校正从半导体存储器件1100输入的数据中的错误。
控制器1200和半导体存储器件1100可以被集成在单个半导体器件中。在一个实施例中，控制器1200和半导体存储器件1100可以被集成在单个半导体器件中以形成存储卡。例如，控制器1200和半导体存储器件1100可以被集成在单个半导体器件中以形成存储卡，所述存储卡诸如PC卡（个人计算机存储卡国际协会（PCMCIA））、紧凑闪存卡（CF）、智能媒体卡（SM或SMC）、记忆棒、多媒体卡（MMC、RS-MMC或MMCmicro）、SD卡（SD、miniSD、microSD或SDHC）、或通用快闪存储（UFS）。
控制器1200和半导体存储器件1100可以被集成在单个半导体器件中以形成半导体驱动（固态驱动SSD）。半导体驱动SSD可以包括将数据储存在半导体存储器中的储存器件。当存储系统1000用作半导体驱动SSD时，可以显著提高与存储系统1000耦接的主机的操作速度。
在另一个实施例中，存储系统1000可以用作诸如计算机、超移动PC（UMPC）、工作站、上网本、个人数字助理（PDA）、便携式计算机、平板电脑（web tablet）、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器（PMP）、便携式游戏机、导航设备、黑匣子（blackbox）、数码照相机、三维（3D）电视机、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器的电子设备的各种部件之一，用作用于在无线环境中传送/接收信息的装置，用作用于家庭网络、计算机网络、或远程网络的各种电子设备之一，用作RFID设备或计算系统的各种部件之一。
在一个示例性实施例中，可以将半导体存储器件1100或存储系统1000以各种方式封装。例如，在一些实施例中，半导体存储器件1100或存储系统1000可以利用各种方法来封装，诸如：封装上封装（PoP）、球栅阵列（BGA）、芯片级封装（CSP）、塑料引线芯片载体（PLCC）、塑料双列直插式封装（PDIP）、华夫包式管芯（die in waffle pack）、晶片形式管芯（die inwafer form）、板上芯片（COB）、陶瓷双列直插式封装（CERDIP）、塑料度量四方扁平封装（MQFP）、薄型四方扁平封装（TQFP）、小外型集成电路（SOIC）、收缩型小外型封装（SSOP）、薄型小外型封装（TSOP）、薄型四方扁平封装（TQFP）、系统级封装（SIP）、多芯片封装（MCP）、晶圆级制造封装（WFP）和/或晶圆级处理层叠封装（WSP）等。
图8是示出操作图7所示的控制器1200的方法的流程图。
参见图7和8，在步骤S310，控制器1200可以在主机的控制之下发送编程请求至半导体存储器件1100。换句话说，如图1所示，控制器1200可以输出表示编程操作的命令CMD、地址ADDR和数据DATA至半导体存储器件1100。
半导体存储器件1100可以响应于编程请求来执行编程操作。另外，半导体存储器件1100可以在图1所示的外部电源电压VCCE被正确地提供时将编程完成信号传送给控制器1200，且响应于编程请求而完成编程操作。当响应于编程请求的编程操作由于突然断电而没有正确完成时，可不传送编程完成信号。
在步骤S320，出现突然断电。外部电源电压VCCE可以急剧降低且经过最小电压电平Vlow而达到接地电压，如图6所示。
在步骤S330，控制器1200可以在外部电源电压VCCE被再次提供时判断编程完成信号是否被输入。当未输入编程完成信号时，可以执行步骤S340。
在步骤S340，控制器1200可以将编程请求再次传送给半导体存储器件1100。
因此，即使在编程操作中出现突然断电，但是如果再次提供外部电源电压VCCE，也可以再次执行对应的编程操作。
图9是示出图7所示的存储系统1000的应用实例2000的框图。
参见图9，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。所述多个半导体存储芯片可以分成多个组。
如图9所示，所述多个组可以经由第一通道CH1至第k通道CHk与控制器2200通信。各半导体存储芯片可以以与参照图1描述的半导体存储器件100基本相同的方式来配置和操作。
每个组可以通过单个公共通道与控制器2200通信。控制器2200可以具有与以上参照图7描述的控制器1200基本相同的配置，且可以通过第一通道CH1至第k通道CHk来控制半导体存储器件2100的多个存储芯片。
如图9所示，所述多个半导体存储芯片可以与单个通道耦接。然而，存储系统2000可以被修改，使得单个存储芯片可以与单个通道耦接。
图10是示出包括以上参照图9描述的存储系统2000的计算系统3000的框图。
参见图10，计算系统3000可以包括中央处理单元（CPU）3100、随机存取存储器（RAM）3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。
存储系统2000可以经由系统总线3500与CPU3100、RAM3200、用户接口3300以及电源3400电连接。存储系统2000可以储存经由用户接口3300提供的数据或者通过CPU3100处理的数据。
图1所示的外部电源电压VCCE可以从电源3400提供给半导体存储器件2100。当不期望地从计算系统3000去除了电源3400时，可能出现突然断电。根据本发明的实施例，可以防止在突然断电期间对存储器单元进行未请求的编程。
如图10所示，半导体存储器件2100可以经由控制器2200与系统总线3500耦接。然而，半导体存储器件2100可以与系统总线3500直接连接。控制器2200的功能可以通过CPU3100和RAM3200来执行。
如图10所示，可以提供以上参照图9描述的存储系统2000。然而，存储系统2000可以用以上参照图7描述的存储系统1000来代替。根据一个实施例中，计算系统3000可以包括以上参照图7和图9描述的存储系统1000和存储系统2000。
根据本发明的实施例，提供了具有改善的可靠性的半导体存储器件、操作所述半导体器件的方法和包括所述半导体器件的存储系统。
如上所述，在附图和说明书中公开了示例性实施例。本文使用的特定术语是出于说明的目的，而不是对权利要求所限定的本发明的范围进行限制。因而，本领域技术人员可以在不脱离本公开的范围和主旨的情况下明白可进行的各种修改和其他等同实例。因而，本发明的技术保护范围仅由所附权利要求的技术主旨来限定。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种通过接收外部电源电压来操作的半导体存储器件，所述半导体存储器件包括：
存储块，所述存储块与漏极选择线、源极选择线、以及布置在所述漏极选择线和所述源极选择线之间的多个字线耦合；
驱动电路，所述驱动电路适用于对与所述多个字线之中的选中的字线耦合的存储器单元执行编程操作；以及
电压检测器，所述电压检测器适用于监控所述外部电源电压，以及在所述外部电源电压降低至小于参考电压电平时产生检测信号，
其中，所述驱动电路响应于所述检测信号而在所述编程操作期间将施加给所述漏极选择线的电压放电。
2.如技术方案1所述的半导体存储器件，还包括：
电压发生器，所述电压发生器适用于接收所述外部电源电压和产生内部电源电压，
其中，所述内部电源电压被供应到所述驱动电路。
3.如技术方案1所述的半导体存储器件，其中，当所述外部电源电压处于第一电压电平和第二电压电平之间时，所述电压发生器产生具有目标电平的内部电源电压，并且
所述参考电压电平低于所述第一电压电平而高于所述第二电压电平。
4.如技术方案1所述的半导体存储器件，其中，所述驱动电路包括行译码器，所述行译码器控制所述漏极选择线、所述源极选择线和所述多个字线。
5.如技术方案4所述的半导体存储器件，其中，在所述编程操作期间，所述行译码器响应于块地址来偏置所述漏极选择线，以将与所述漏极选择线耦合的漏极选择晶体管导通，并且
所述行译码器响应于所述检测信号而将所述漏极选择线放电。
6.如技术方案1所述的半导体存储器件，其中，所述存储块包括：
漏极选择晶体管，所述漏极选择晶体管共同耦合到所述漏极选择线；
源极选择晶体管，所述源极选择晶体管共同耦合到所述源极选择线；以及
成组的多个存储器单元，其中，存储器单元的组分别被布置在所述漏极选择晶体管和所述源极选择晶体管之间且与所述多个字线耦合。
7.如技术方案6所述的半导体存储器件，其中，相应的存储器单元的组通过所述漏极选择晶体管而耦合到位线，
所述驱动电路包括与所述位线耦合的读写电路，并且
当所述漏极选择晶体管被导通时，与所述选中的字线耦合的存储器单元被来自所述读写电路的经由所述位线传送的数据编程。
8.如技术方案7所述的半导体存储器件，其中，当产生所述检测信号时，所述漏极选择晶体管关断。
9.一种操作半导体存储器件的方法，所述半导体存储器件包括：成组的多个存储器单元、与相应的存储器单元的组相对应的字线、以及与相应的存储器单元的组相对应的位线，所述方法包括以下步骤：
利用外部电源电压来产生内部电源电压；
通过使用所述内部电源电压、利用经由所述位线传送的数据来对与所述字线之中的选中的字线耦合的存储器单元执行编程操作；以及
在所述编程操作期间，当所述外部电源电压降低至低于参考电压电平时，将相应的存储器单元的组从所述位线断开。
10.如技术方案9所述的方法，其中，当所述外部电源电压处于第一电压电平和第二电压电平之间时，所述内部电源电压产生为具有目标电平，并且
所述参考电压电平低于所述第一电压电平而高于所述第二电压电平。
11.如技术方案10所述的方法，其中，当所述外部电源电压处于所述第一电压电平和所述第二电压电平之间时，所述半导体存储器件定义为正常状态，并且
当所述外部电源电压低于所述第二电压电平时，所述半导体存储器件定义为关断状态。
12.如技术方案9所述的方法，其中，执行所述编程操作包括：将耦合在所述存储器单元的组与所述位线之间的漏极选择晶体管分别导通，并且
将所述存储器单元的组从所述位线断开包括：将所述漏极选择晶体管关断。
13.如技术方案12所述的方法，其中，将所述存储器单元的组从所述位线断开还包括：
当所述外部电源电压低于所述参考电压电平时，产生检测信号；以及
响应于所述检测信号而将施加给所述漏极选择晶体管所共同耦合的漏极选择线的电压放电。
14.一种存储系统，包括：
半导体存储器件，以及
控制器，适用于将编程请求传送给所述半导体存储器件，
其中，所述半导体存储器件包括：
存储块，所述存储块与漏极选择线、源极选择线、以及布置在所述漏极选择线和所述源极选择线之间的多个字线耦合；
驱动电路，所述驱动电路适用于响应于所述编程请求而对与所述多个字线之中的选中的字线耦合的存储器单元执行编程操作；以及
电压检测器，所述电压检测器监控外部电源电压，
其中，当所述外部电源电压降低至低于参考电压电平时，所述驱动电路在所述编程操作期间将施加给所述漏极选择线的电压放电。
15.如技术方案14所述的存储系统，其中，当正常提供所述外部电源电压且所述编程操作完成时，所述半导体存储器件将编程完成信号传送给所述控制器。
16.如技术方案15所述的存储系统，其中，当在所述外部电源电压被切断之后提供所述外部电源电压时，所述控制器根据所述编程完成信号是否被输入来将所述编程请求再次传送给所述半导体存储器件。
17.如技术方案14所述的存储系统，其中，所述半导体存储器件还包括电压发生器，所述电压发生器通过接收所述外部电源电压来产生内部电源电压，并且
所述驱动电路利用所述内部电源电压来操作。
18.如技术方案17所述的存储系统，其中，当所述外部电源电压处于第一电压电平和第二电压电平之间时，所述电压发生器产生具有目标电平的内部电源电压，并且
所述参考电压电平低于所述第一电压电平而高于所述第二电压电平。
19.如技术方案14所述的存储系统，其中，当所述外部电源电压降低至低于所述参考电压电平时，所述电压检测器产生检测信号，并且
所述驱动电路响应于所述检测信号而将施加给所述漏极选择线的电压放电。
20.如技术方案19所述的存储系统，其中，所述存储块包括：
存储器单元，所述存储器单元与所述多个字线耦合；以及
漏极选择晶体管，所述漏极选择晶体管在所述存储器单元和位线之间共同耦合到所述漏极选择线，
其中，所述漏极选择晶体管响应于所述检测信号而被关断，而所述漏极选择晶体管被导通以对与所述选中的字线耦合的存储器单元编程。

Claims (18)

1.一种通过接收外部电源电压来操作的半导体存储器件，所述半导体存储器件包括：
存储块，所述存储块与漏极选择线、源极选择线、以及布置在所述漏极选择线和所述源极选择线之间的多个字线耦合；
驱动电路，所述驱动电路适用于对与所述多个字线之中的选中的字线耦合的存储器单元执行编程操作；
电压检测器，所述电压检测器适用于监控所述外部电源电压，以及在所述外部电源电压降低至小于参考电压电平时产生检测信号；以及
电压发生器，所述电压发生器适用于接收所述外部电源电压和产生内部电源电压，
其中，在所述编程操作期间，当所述外部电源电压降低至小于所述参考电压电平时，所述驱动电路响应于所述检测信号而将施加给执行所述编程操作的所述存储块的所述漏极选择线的电压放电，以及
其中，当所述外部电源电压处于第一电压电平和第二电压电平之间时，所述电压发生器产生具有目标电平的内部电源电压，并且所述参考电压电平低于所述第一电压电平而高于所述第二电压电平。
2.如权利要求1所述的半导体存储器件，其中，所述内部电源电压被供应到所述驱动电路。
3.如权利要求1所述的半导体存储器件，其中，所述驱动电路包括行译码器，所述行译码器控制所述漏极选择线、所述源极选择线和所述多个字线。
4.如权利要求3所述的半导体存储器件，其中，在所述编程操作期间，所述行译码器响应于块地址来偏置所述漏极选择线，以将与所述漏极选择线耦合的漏极选择晶体管导通，并且
所述行译码器响应于所述检测信号而将所述漏极选择线放电。
5.如权利要求1所述的半导体存储器件，其中，所述存储块包括：
漏极选择晶体管，所述漏极选择晶体管共同耦合到所述漏极选择线；
源极选择晶体管，所述源极选择晶体管共同耦合到所述源极选择线；以及
成组的多个存储器单元，其中，存储器单元的组分别被布置在所述漏极选择晶体管和所述源极选择晶体管之间且与所述多个字线耦合。
6.如权利要求5所述的半导体存储器件，其中，相应的存储器单元的组通过所述漏极选择晶体管而耦合到位线，
所述驱动电路包括与所述位线耦合的读写电路，并且
当所述漏极选择晶体管被导通时，与所述选中的字线耦合的存储器单元被来自所述读写电路的经由所述位线传送的数据编程。
7.如权利要求6所述的半导体存储器件，其中，当产生所述检测信号时，所述漏极选择晶体管关断。
8.一种操作半导体存储器件的方法，所述半导体存储器件包括：成组的多个存储器单元、与相应的存储器单元的组相对应的字线、以及与相应的存储器单元的组相对应的位线，所述方法包括以下步骤：
利用外部电源电压来产生内部电源电压；
通过使用所述内部电源电压、利用经由所述位线传送的数据来对与所述字线之中的选中的字线耦合的存储器单元执行编程操作；以及
在所述编程操作期间，当所述外部电源电压降低至低于参考电压电平时，将相应的存储器单元的组从所述位线断开。
9.如权利要求8所述的方法，其中，当所述外部电源电压处于第一电压电平和第二电压电平之间时，所述内部电源电压产生为具有目标电平，并且
所述参考电压电平低于所述第一电压电平而高于所述第二电压电平。
10.如权利要求9所述的方法，其中，当所述外部电源电压处于所述第一电压电平和所述第二电压电平之间时，所述半导体存储器件定义为正常状态，并且
当所述外部电源电压低于所述第二电压电平时，所述半导体存储器件定义为断电状态。
11.如权利要求8所述的方法，其中，执行所述编程操作包括：将耦合在所述存储器单元的组与所述位线之间的漏极选择晶体管分别导通，并且
将所述存储器单元的组从所述位线断开包括：将所述漏极选择晶体管关断。
12.如权利要求11所述的方法，其中，将所述存储器单元的组从所述位线断开还包括：
当所述外部电源电压低于所述参考电压电平时，产生检测信号；以及
响应于所述检测信号而将施加给所述漏极选择晶体管所共同耦合的漏极选择线的电压放电。
13.一种存储系统，包括：
半导体存储器件，以及
控制器，适用于将编程请求传送给所述半导体存储器件，
其中，所述半导体存储器件包括：
存储块，所述存储块与漏极选择线、源极选择线、以及布置在所述漏极选择线和所述源极选择线之间的多个字线耦合；
驱动电路，所述驱动电路适用于响应于所述编程请求而对与所述多个字线之中的选中的字线耦合的存储器单元执行编程操作；
电压检测器，所述电压检测器监控外部电源电压，以及
电压发生器，所述电压发生器通过接收所述外部电源电压来产生内部电源电压，
其中，在所述编程操作期间，当所述外部电源电压降低至低于参考电压电平时，所述驱动电路响应于检测信号而将施加给执行所述编程操作的所述存储块的所述漏极选择线的电压放电，以及
其中，当所述外部电源电压处于第一电压电平和第二电压电平之间时，所述电压发生器产生具有目标电平的内部电源电压，并且所述参考电压电平低于所述第一电压电平而高于所述第二电压电平。
14.如权利要求13所述的存储系统，其中，当正常提供所述外部电源电压且所述编程操作完成时，所述半导体存储器件将编程完成信号传送给所述控制器。
15.如权利要求14所述的存储系统，其中，当在所述外部电源电压被切断之后提供所述外部电源电压时，所述控制器根据所述编程完成信号是否被输入来将所述编程请求再次传送给所述半导体存储器件。
16.如权利要求13所述的存储系统，其中，所述驱动电路利用所述内部电源电压来操作。
17.如权利要求13所述的存储系统，其中，当所述外部电源电压降低至低于所述参考电压电平时，所述电压检测器产生检测信号，并且
所述驱动电路响应于所述检测信号而将施加给所述漏极选择线的电压放电。
18.如权利要求17所述的存储系统，其中，所述存储块包括：
存储器单元，所述存储器单元与所述多个字线耦合；以及
漏极选择晶体管，所述漏极选择晶体管在所述存储器单元和位线之间共同耦合到所述漏极选择线，
其中，所述漏极选择晶体管响应于所述检测信号而被关断，而所述漏极选择晶体管被导通以对与所述选中的字线耦合的存储器单元编程。
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