CN103247332B - 具有读辅助器件的存储器及其操作方法 - Google Patents

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CN103247332B CN201210384824.4A CN201210384824A CN103247332B CN 103247332 B CN103247332 B CN 103247332B CN 201210384824 A CN201210384824 A CN 201210384824A CN 103247332 B CN103247332 B CN 103247332B
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Abstract

一种存储器包括第一位线、耦合至第一位线的存储单元和耦合至第一位线的读辅助器件。读辅助器件被配置成响应于从存储单元读出的第一数据将第一位线上的第一电压拉向预定电压。读辅助器件包括配置成在第一阶段期间在第一位线与预定电压的节点之间建立第一电流路径的第一电路。读辅助器件还包括配置成在第二后续阶段期间在第一位线与预定电压的节点之间建立第二电流路径的第二电路。本发明还提供了具有读辅助器件的存储器及其操作方法。

Description

具有读辅助器件的存储器及其操作方法
相关申请的交叉参考
本申请涉及于2010年10月27日提交的序列号为12/913,087的美国专利申请，其全部内容结合于此作为参考。
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及存储器。
背景技术
除了处理器之外，存储器也是计算系统和电子设备的主要部件。存储器的诸如容量、访问速度、功耗等性能影响系统或者电子设备的整体性能。不断寻求发展以提高存储器的性能。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种存储器，包括：第一位线；存储单元，耦合至所述第一位线；以及读辅助器件，耦合至所述第一位线，所述读辅助器件被配置成响应于从所述存储单元读出的第一数据朝着预定电压拉动所述第一位线上的第一电压，所述读辅助器件包括：第一电路，配置成在第一阶段期间在所述第一位线与所述预定电压的节点之间建立第一电流路径，以及第二电路，配置成在后续的第二阶段期间在所述第一位线与所述预定电压的节点之间建立第二电流路径。
在该存储器中，所述第一电流路径与所述第二电流路径并联。
在该存储器中，所述第一电路被配置成在所述第二阶段期间维持所述第一电流路径。
该存储器还包括：控制电路，耦合至所述第一电路和所述第二电路，所述控制电路被配置成在所述第一阶段期间向所述第一电路提供第一阶段使能信号并且在所述第二阶段期间向所述第二电路提供第二阶段使能信号，其中，所述第二阶段使能信号为所述第一阶段使能信号的延迟信号。
该存储器还包括：第二位线，耦合至所述存储单元和所述读辅助器件，其中：所述读辅助器件被配置成响应于从所述存储单元读出的第二数据朝着所述预定电压拉动所述第二位线上的第二电压，所述读辅助器件还包括：第三电路，配置成在所述第一阶段期间在所述第二位线与所述预定电压的节点之间建立第三电流路径，以及第四电路，配置成在所述第二阶段期间在所述第二位线与所述预定电压的节点之间建立第四电流路径。
该存储器还包括：第一电流源，将所述第一电路和所述第三电路共同耦合至所述预定电压的节点，所述第一电流源被配置成在所述第一阶段期间被启用。
在该存储器中，所述第一电流源还将所述第二电路和所述第四电路共同耦合至所述预定电压的节点，并且所述第一电流源还被配置成在所述第二阶段期间被启用。
该存储器还包括：第二电流源，将所述第二电路和所述第四电路共同耦合至所述预定电压的节点，所述第二电流源被配置成在所述第二阶段期间被启用。
在该存储器中，所述第一电流源被配置成在所述第一阶段和所述第二阶段期间均被启用。
根据本发明的另一方面，提供了一种存储器，包括：一对位线，包括第一位线和第二位线；存储器单元，耦合至所述第一位线和所述第二位线；以及第一晶体管至第六晶体管；其中：所述第一晶体管和所述第五晶体管串联耦合在所述第一位线与节点之间；所述第一晶体管和所述第二晶体管并联耦合；所述第三晶体管和所述第六晶体管串联耦合在所述第二位线与所述节点之间；所述第三晶体管和所述第四晶体管并联耦合；并且所述第五晶体管和所述第六晶体管交叉耦合，其中，所述第五晶体管的栅极耦合至所述第二位线并且所述第六晶体管的栅极耦合至所述第一位线。
该存储器还包括：第七晶体管，将所述第五晶体管和所述第六晶体管共同耦合至所述节点。
该存储器还包括：第八晶体管，与所述第七晶体管并联耦合。
在该存储器中，所述第一晶体管至所述第八晶体管都是n沟道金属氧化物半导体(NMOS)晶体管，并且所述第五晶体管和所述第六晶体管的源极共同连接至所述第七晶体管和所述第八晶体管的漏极。
该存储器还包括：控制电路，耦合至所述第一晶体管至所述第四晶体管、所述第七晶体管和所述第八晶体管的栅极，所述控制电路被配置成在所述第二晶体管和所述第四晶体管之前启用所述第一晶体管和所述第三晶体管。
在该存储器中，所述控制电路被配置成与所述第二晶体管和所述第四晶体管同时启用所述第八晶体管。
在该存储器中，所述控制电路被配置成在所述第一晶体管之前启用所述第七晶体管并且在所述第三晶体管之前启用所述第一晶体管。
根据本发明的又一方面，提供了一种操作存储器的方法，所述方法包括：将位线预充电至预充电电压；响应于从连接到所述位线的存储单元读出的数据，使所述位线上的所述预充电电压朝着地电压转变；在所述转变的第一阶段期间，在所述位线与地之间建立第一电流路径以增加所述转变的速度；并且在所述转变的后续第二阶段期间，建立与所述第一电流路径并联的第二电流路径以进一步增加所述转变的速度。
该方法还包括：在所述转变结束时检测所述位线上的电压以输出所述数据。
在该方法中，在所述第一阶段期间，通过启用串联耦合于所述位线与所述地之间的第一电路和第一电流源来建立所述第一电流路径，在所述第二阶段期间，通过启用串联耦合于所述位线与所述地之间的第二电路和第二电流源来建立所述第二电流路径，并且在所述第二阶段期间，通过继续启用所述第一电路和所述第一电流源来维持所述第一电流路径。
在该方法中，在所述第一电路之前启用所述第一电流源；并且与所述第二电路同时启用所述第二电流源。
附图说明
在附图的各图中以实例的方式而非限定的方式示出了一个或者多个实施例，其中，在全部附图中，具有相同参考标号的元件表示相同的元件。除非另外公开，否则附图不必按比例绘制：
图1是根据一些实施例的存储器的片段的示意性电路图。
图2A是根据一些实施例的存储器的示意性结构图。
图2B是根据一些实施例的存储器的示意性电路图。
图3是根据一些实施例的用于存储器的读辅助器件的示意性电路图。
图4是根据一些实施例的用于读辅助器件的示意性电路图。
图5是根据一些实施例的用于存储器的读辅助器件的示意性电路图。
图6A和6B是根据一些实施例的在存储器的操作期间的电压的各种时序图。
图7是根据一些实施例的操作存储器的方法的流程图。
具体实施方式
应该理解，以下公开内容提供用于实施各种实施例的不同特征的多个不同实施例或者实例。下文描述部件和布置的具体实例以简化本公开内容。然而本发明概念可以以多种不同形式来实施而不应解释为限于这里阐述的实施例；实际上，提供这些实施例使得本说明书透彻和完整并且向本领域普通技术人员完整地传达本发明概念。然而，应该理解，没有这些具体细节的情况看下，也可以实践一个或者多个实施例。
附图未按比例绘制并且为了清楚，包括放大的某些部件。附图中的相同的参考标号指定相同的元件。图中所示元件和区域实际上为示意性的，因此图中所示相对尺寸或者间隔并非旨在于限制本发明概念的范围。
图1是根据一些实施例的存储器100的片段的示意性电路图。存储器100包括一个或者多个存储单元102、一对或者多对位线BLU/BLBU、BLL/BLBL和一条或者多条全局位线GBL。一个或者多个存储单元102耦合至每对位线以形成一个或者多个存储块。具体地，多个存储单元102耦合至位线对BLU和BLBU以形成存储块120的上半部120U，而多个存储单元102耦合至位线对BLL和BLBL以形成存储块120的下半部120L。一个或者多个存储块耦合至全局位线。具体地，存储块120耦合至全局位线GBL。存储器100还包括耦合至存储单元102的多条字线WL(0)-WL(2k-1)(其中，k为整数)。存储器100具有下半部130L和上半部130U。在下半部130L中，存储单元102耦合至字线的一半，即，字线WL(0)-WL(k-1)。在上半部130U中，存储单元102耦合至字线的另一半，即，字线WL(k)-WL(2k-1)。在图1中，WT和WC表示成对写数据线。
每个存储块120都包括位于存储器100的对应下半部130L和上半部130U中的位线预充电电路104L、104U和读辅助器件106L、106U。存储块120还包括下半部和上半部公用的写传输门电路108、感测放大器110和下拉电路112。感测放大器110连接至位线BLU和BLL，以在单端感测方案(即，一条位线BLU而不是两条位线BLU/BLBU用于感测操作)中检测位线BLU和BLL的状态。在一些实施例中，使用双轨感测方案，其中，感测放大器110使用用于感测操作的两条位线，例如，BLU/BLBU。
在该实例中，将感测放大器110实施为NAND门，但是其它结构也在本公开内容的范围内。相似地配置位线预充电电路104L、104U，并且每个位线预充电电路都包括两个p沟道金属氧化物半导体(PMOS)晶体管。相似地配置读辅助器件106L、106U。具体的存储块120而总体的存储器100具有对称结构。在一些实施例中，存储器100未必具有对称结构。例如，在一些实施例中，省略包括字线WL(k)-WL(2k-1)、相关存储单元102、位线预充电电路104U和读辅助器件106U的存储器100的上半部。
对于读取和/或写入操作，位线预充电电路104L、104U被布置成对对应位线BLU、BLL进行预充电，并且读辅助器件106L、106U被布置成将预充电位线拉向预定电压。写传输门电路108被布置成启用或者禁用写入存储块120中的存储单元102。在一些实施例中，当从存储块120中的存储单元102读取逻辑“0”时，将对应位线(例如BLU)下拉向地电压VSS，感测放大器110在节点BLPD处将高电压输出至下拉电路112，下拉电路又导通以将全局位线GBL拉向地电压。当从存储块120中的存储单元102读取逻辑“1”时，将对应位线(例如BLU)上拉向电源电压VDD，感测放大器110在节点BLPD处将低电压输出至下拉电路112，下拉电路又截止并将全局位线GBL保持在全局位线预充电电压。
存储器访问速度取决于若干因素(包括读辅助器件106L、106U将对应位线上的电压拉向预定电压(例如地电压)有多快)。下文描述根据一些实施例的用于读辅助器件的电路和使用这种器件的存储器。
在一些实施例中，存储器中的读辅助器件的操作包括第一阶段和第二阶段，在这些阶段期间在位线与预定电压的节点之间建立对应的第一电流路径和第二电流路径。第一电流路径在第一阶段期间提高了位线上的电压朝着预定电压的转变速度。第二电流路径在第二阶段期间进一步提供了该转变速度。因此，缩短转变时间并且提高了存储器的访问速度。
图2A是根据一些实施例的存储器200A的示意性结构图。存储器200A包括位线BL、耦合至位线BL的存储单元202、读辅助器件206和控制电路210。读辅助器件206耦合至位线BL并且被配置成响应于从存储单元202读出数据，将位线BL上的电压拉向节点220的预定电压Vp。在一些实施例中，预定电压是将位线BL的电压下拉向地电压的下拉布置中的地电压VSS。在一些实施例中，预定电压是将位线BL的电压上拉向电源电压VDD的上拉布置中的电源电压VDD。在一些实施例中，根据应用和/或其它考虑，预定电压是在地电压VSS与电源电压VDD之间的电压或者另一电压电平。
读辅助器件206包括第一电路216和第二电路226。第一电路216被配置成在第一阶段期间建立位于位线BL与节点220之间的第一电流路径I1，并且第二电路226被配置成在第二后续阶段期间建立位于位线BL与节点220之间的第二电流路径I2。当建立第一电流路径I1时，电流沿着位于位线BL与节点220之间的第一电流路径I1流动。因此，比在未建立电流路径时更快地将位线BL上的电压拉向节点220的预定电压Vp。随后建立第二电流路径I2，并且电流沿着相互并联的第一电流路径I1和第二电流路径I2流动、从而比在仅建立第一电流路径I1时更快地将位线BL上的电压拉向预定电压Vp。因而，提高了位线上的电压朝着预定电压Vp的转变速度，从而相应地提高了访问速度。
由第一阶段使能信号ST1启用第一电路216以建立第一电流路径I1，并且由第二阶段使能信号ST2启用第二电路226以建立第二电流路径I2。从控制电路210向对应第一电路216和第二电路226提供第一阶段使能信号ST1和第二阶段使能信号ST2。首先在第一阶段期间向第一电路216提供第一阶段使能信号ST1，然后在第二阶段期间向第二电路226提供第二阶段使能信号ST2。在一些实施例中，在整个第二阶段期间保持第一阶段使能信号ST1以在整个第二阶段期间保持第一电流路径I1和第二电流路径I2。在一些实施例中，在第二阶段开始时维持、然后朝着第二阶段结束时断开第一阶段使能信号ST1。原因在于多个电流路径的存在在转变开始时比在结束时提供更多转变速度提高效果。当(除了第二电流路径I2之外)第一电流路径I1的存在具有更小的效果时，通过中断第一阶段使能信号ST1来减少功耗。
在一些实施例中，控制电路210通过延迟第一阶段使能信号ST1来提供第二阶段使能信号ST2。出于该目的，控制电路210包括延迟电路，例如，于2010年10月27日提交的序列号为12/913,087的美国专利申请中所公开的延迟电路，其全部内容结合于此作为参考。
图2B是根据一些实施例的存储器200B的示意性电路图。与存储器200A相似地，存储器200B包括位线BL、耦合至位线BL的存储单元202、读辅助器件206和控制电路210(为了简化，在图2B中未示出)。存储器200B还包括与位线BL一起限定一对位线的位线条(bitlinebar，反相位线)BLB。存储单元202耦合至该对位线。
除了第一电路216和第二电路226之外，读辅助器件206还包括第三电路236和第四电路246。第三电路236和第四电路246被耦合成响应于从存储单元202读取的第二数据将位线条BLB上的电压拉向预定电压Vp。第三电路236被配置成在从控制电路210向第三电路236施加第一阶段使能信号ST1时在第一阶段期间建立位于位线条BLB与节点220之间的第三电流路径I3。第四电路246被配置成在从控制电路210向第四电路246施加第二阶段使能信号ST2时在第二阶段期间建立位于位线条BLB与节点2220之间的第四电流路径I4。第三电流路径I3和第四电流路径I4以第一电流路径I1和第二电流路径I2提高位线BL上的电压朝着预定电压Vp的转变速度相似的方式来提高位线条BLB上的电压朝着预定电压Vp的转变速度。
与被配置成响应于从存储单元202读出的第一数据将位线BL上的电压拉向预定电压Vp的第一电路216和第二电路226不同，第三电路236和第四电路246被配置成响应于从存储单元202读出的第二数据将位线条BLB上的电压拉向预定电压Vp。例如，当从存储单元202读出第一数据，例如，逻辑“0”时，由经由交叉耦合连接234从位线BL提供的电压禁用第三电路236和第四电路246，并且由经由交叉耦合连接212从位线BLB提供的电压启用第一电路216和第二电路226。因而位线BL上的电压由第一电流路径I1和第二电流路径I2拉向预定电压Vp(例如，地电压VSS)。当从存储单元202读出第二数据(例如逻辑“1”)时，禁用第一电路216和第二电路226而启用第三电路236和第四电路246。因而位线条BLB上的电压由第三电流路径I3和第四电流路径I4拉向预定电压Vp(例如，地电压VSS)。因此在存储器200B中实现与存储器200A相似的效果。
图3是根据一些实施例的用于存储器的读辅助器件300的示意性电路图。在读辅助器件300中，第一开关至第四开关316、326、336、346实施存储器200B中的对应第一电路至第四电路216、226、236、246的功能，即，建立对应第一电流路径至第四电流路径I1、I2、I3、I4。用于开关的任何适当配置可用于第一开关至第四开关316、326、336、346中的每个开关。在一些实施例中，通过实施作为单个晶体管(例如n沟道金属氧化物半导体(NMOS)晶体管或者p沟道金属氧化物半导体(PMOS)晶体管)的第一开关至第四开关316、326、336、346中的一个或者多个开关来简化电路以便最大化操作速度并且最小化功耗。
第一开关316和第三开关336一起限定用于读辅助器件300的第一输入级。第二开关326和第四开关346一起限定用于读辅助器件300的第二输入级。除了第一输入级和第二输入级之外，读辅助器件300还包括由对应第一电流源370和第二电流源380限定的第一输出级和第二输出级。用于电流源的任何适当结构可用于第一电流源370和第二电流源380中的每个电流源。在一些实施例中，通过实施作为单个晶体管(例如NMOS晶体管或者PMOS晶体管)的第一电流源370和第二电流源380中的一个或者两个电流源来简化电路以便最大化操作速度并且最小化功耗。
一起限定第一输入级的第一开关316和第三开关336共同连接到第一中间节点351，然后，该第一中间节点经由第一电流源370连接到节点220。一起限定第二输入级的第二开关326和第四开关346共同连接到第二中间节点352，然后，该第二中间节点经由第二电流源380连接到节点220。第一电流源370将第一开关316和第三开关336共同耦合至预定电压Vp的节点220，并且在第一阶段期间由从控制电路(例如控制电路210)提供的第一阶段使能信号ST1启用该第一电流源370。当启用第一电流源370时，电流经由对应第一开关316或者第三开关336从位线BL或者位线条BLB(取决于从耦合至该对位线的存储单元读取逻辑“0”还是逻辑“1”)流向第一电流源370，然后流向节点220。因此，提高了对应位线BL或者位线条BLB上的电压转变速度。
第二电流源380将第二开关326和第四开关336共同耦合至预定电压Vp的节点220，并且在第二阶段期间由从控制电路210提供的第二阶段使能信号ST2启用该第二电流源380。当启用第二电流源380时，附加电流经由对应第二开关326或者第四开关346从位线BL或者位线条BLB(取决于从耦合至该对位线的存储单元读取逻辑“0”还是逻辑“1”)流向第二电流源380，然后流向节点220。因此，进一步提高了对应位线BL或者位线条BLB上的电压转变速度。在一些实施例中，在第一阶段和第二阶段期间启用第一电流源370。
在一些实施例中，第一开关至第四开关316、326、336、346都共同连接到中间节点(例如351)。第一电流源370和第二电流源380并联连接在公用中间节点351与具有预定电压Vp的节点220之间。
在一些实施例中，单个电流源(例如380)耦合于第一开关至第四开关316、326、336、346与节点220之间。提供第二阶段使能信号ST2以启用第二开关326和第四开关346和/或提供第一阶段使能信号ST1以启用第一开关316和第三开关336。在第一阶段和第二阶段期间启用单个电流源370。
图4是根据一些实施例的用于存储器的读辅助器件400的示意性电路图。读辅助器件400包括第一晶体管M1至第六晶体管M6。第一晶体管M1和第五晶体管M5串联耦合于位线BL与节点220之间。第一晶体管M1和第二晶体管M2并联耦合。第三晶体管M3和第六晶体管M6串联耦合于位线条BLB与节点220之间。第三晶体管M3和第四晶体管M4并联耦合。第五晶体管M5和第六晶体管M6交叉耦合，其中，第五晶体管M5的栅极耦合至位线条BLB并且第六晶体管M6的栅极耦合至位线BL。
如本文中所使用的，如果一个晶体管的源极或者漏极之一耦合至另一个晶体管的源极或者漏极之一，以使当两个晶体管都处于导通或者启用状态时电流能够串联地流经晶体管，则两个晶体管“串联”耦合。具体地，当晶体管为相同类型时，一个晶体管的源极耦合至另一个晶体管的漏极。更具体地，在第一晶体管M1至第六晶体管M6为NMOS晶体管的一些实施例中，通过将第一晶体管M1的源极耦合至第五晶体管M5的漏极来串联耦合第一晶体管M1和第五晶体管M5。类似地，通过将第三晶体管M3的源极耦合至第六晶体管M6的漏极来串联耦合第三晶体管M3和第六晶体管M6。
如本文中所使用的，如果一个晶体管的源极和漏极中的每一个耦合至另一晶体管的源极和漏极中的对应一个，以使当两个晶体管处于导通或者启用状态时电流能够并行流经晶体管，则两个晶体管“并联”耦合。具体地，当晶体管为相同类型时，晶体管的源极耦合在一起并且晶体管的漏极耦合在一起。更具体地，在第一晶体管M1至第六晶体管M5为NMOS晶体管的一些实施例中，通过将第一晶体管M1的源极耦合至第二晶体管M2的源极并且将第一晶体管M1的漏极耦合至第二晶体管M2的漏极来并联耦合第一晶体管M1和第二晶体管M2。类似地，通过将第三晶体管M3的源极耦合至第四晶体管M4的源极并且第三晶体管M3的漏极耦合至第四晶体管M4的漏极来并联耦合第三晶体管M3和第四晶体管M4。
第五晶体管M5和第六晶体管M6共同耦合至中间节点420。读辅助器件400还包括将中间节点420耦合至预定电压Vp的节点220的第七晶体管M7。因此，第七晶体管M7将第五晶体管M5和第六晶体管M6共同耦合至节点220。读辅助器件400还包括并联耦合至第七晶体管M7的第八晶体管M8。在第一晶体管M1至第八晶体管M8为NMOS晶体管的一些实施例中，交叉耦合的第五晶体管M5和第六晶体管M6的源极经由中间节点420共同耦合至第七晶体管M7和第八晶体管M8的漏极。
第一晶体管M1至第四晶体管M4执行存储器200B中的读辅助器件206的对应第一电路至第四电路216、226、236、246的功能和/或读辅助器件300的对应第一开关至第四开关316、326、336、346的功能。交叉耦合的第五晶体管M5和第六晶体管M6限定如下使能电路，该使能电路用于根据从耦合至成对位线BL/BLB的存储单元读出的数据(例如逻辑“0”或者逻辑“1”)有选择地启用第一晶体管M1和第二晶体管M2或者第三晶体管M3和第四晶体管M4。第七晶体管M7和第八晶体管M8执行读辅助器件300中的对应第一电流源370和第二电流源380的功能。
在一些实施例中，省略第七晶体管M7或者第八晶体管M8中的一个。当省略第一电流源370或者第二电流源380中的一个时，读辅助器件400与读辅助器件300相似地工作。
在一些实施例中，例如，在图5中的用于存储器的读辅助器件500中，省略第七晶体管M7和第八晶体管M8。第五晶体管M5和第六晶体管M6耦合至预定电压Vp的节点220。读辅助器件500与存储器200B的读辅助器件206相似地工作。
再次图4，控制电路(诸如，控制电路210)耦合至第一晶体管M1至第四晶体管M4、第七晶体管M7和第八晶体管M8的栅极以启用晶体管。具体地，在第二晶体管M2和第四晶体管M4之前启用第一晶体管M1和第三晶体管M3。由对应使能信号SAE1和SAE1’启用第一晶体管M1和第三晶体管M3。由使能信号SAE2同时启用第八晶体管M8与第二晶体管和第四晶体管。在第一晶体管M1之前由使能信号SEGD启用第七晶体管M7。在第三晶体管M3之前由使能信号SAE1启用第一晶体管M1。
图6A和6B是根据一些实施例的在具有读辅助器件400的存储器操作期间的电压的各种时序图。具体地，关于位线BL描述读取逻辑“0”的操作。关于位线条BLB类似地执行读取逻辑“1”的操作。
在一些实施例中，将位线BL和位线条BLB预充电至预充电电压Vpc。
图6A中的参考标号651、661和691指示在无读辅助器件的情况下在感测放大器的输出(例如，图1中的节点BLPD)处的电压、在位线BL上的电压和在位线条BLB上的电压。当由对应字线上的适当电压WL选择存储单元以输出存储单元中包含的逻辑“0”时，位线BL上的电压661开始从预充电电压Vpc朝着地电压VSS转变。在无读辅助器件的情况下，转变速度在某些情况下缓慢。通过这种缓慢转变速度，在信号WL结束时，位线BL上的电压661达到电平671，电平671不足以使感测放大器输出读取的数据(逻辑“0”)的正确读数。在感测放大器的输出BLPD处的电压651在681处指示读取失败。
图6A中的标号652、662和692指示在具有单级的读辅助器件的情况下在感测放大器的输出(例如，图1中的节点BPLD)处的电压、在位线BL上的电压和在位线条BLB上的电压。当由对应字线上的适当电压WL选择存储单元以输出存储单元中包含的逻辑“0”时，位线BL上的电压662开始从预充电电压Vpc朝着地电压VSS转变。当由使能信号SAE1启用单级读辅助器件时，转变速度与在未使用读辅助器件时相比更快，即，电压662的斜率大于电压661的斜率。通过这种更快的转变速度，在信号WL结束的位置处或者附近，位线BL上的电压662达到电平672，该电平672足以使感测放大器输出读取的数据(逻辑“0”)的正确读数。感测放大器的输出BLPD的电压652在682处指示成功读取。
图6A中的标号653、663和693指示在根据一些实施例的在具有两级读辅助器件的情况下在感测放大器的输出(例如，图1中的节点BLPD)的电压、在位线BL上的电压和在位线条BLB上的电压。当由对应字线上的适当电压WL选择存储单元以输出存储单元中包含的逻辑“0”时，位线BL上的电压663开始从预充电电压Vpc朝着地电压VSS转变。当由使能信号SAE1启用第一级读辅助器件时，实现可与电压662的转变速度比较的转变速度。此后，当由使能信号SAE2启用第二级读辅助器件时，转变速度进一步增大并且变为比在使用具有单级的读辅助器件时更快，即，电压663的斜率高于电压662的斜率。通过这种甚至更快的转变速度，也在使能信号WL结束之前，位线BL上的电压663达到电平673，该电平673足以使感测放大器输出读取的数据(逻辑“0”)的正确读数。在感测放大器的输出BLPD的电压653在683处指示比由单级读辅助器件实现的成功读取682更早出现的成功读取。
因此，根据一些实施例的双级读辅助器件实现了高成功读取率和快速访问速度。由于可在较早时间处实现成功读取，所以在一些实施例中减少了信号WL、SAE1和SAE2中的一个或者多个信号的持续时间以减少功耗。
关于图6B给出了对位线BL上的电压在读辅助器件400中在逻辑“0”的读取操作期间如何转变的具体说明。在一些实施例中，在读取操作开始时，将位线BL和位线条BLB预充电至预充电电压Vpc。
当由信号WL选择存储单元以在位线BL和位线条BLB上输出存储单元中存储的逻辑“0”时，施加使能信号SEGD以启用第七晶体管M7。将位线条BLB上的电压拉高，例如拉向电源电压VDD，并且将位线BL上的电压开始朝着预定电压Vp(例如地电压VSS)的转变，其中，当未使用读辅助器件时，转变速度S0可与电压661的转变速度比较。
位线条BLB上的高电压被施加给第五晶体管M5的栅极并且启用(即，导通)第五晶体管M5。随着位线BL上的电压减少，耦合至位线BL的第六晶体管M6的栅极上的电压也减少并且最终禁用(即，截止)第六晶体管M6。在使第六晶体管M6截止时，位线条BLB上的电压在后续阶段中无论第三晶体管M3和第四晶体管M4的状态如何都保持在高电压。
在第一阶段开始时，将与第一阶段使能信号ST1相对应的第一使能信号SAE1施加给第一晶体管M1的栅极以启用第一晶体管M1。因而通过导通的第一晶体管M1、第五晶体管M5和第七晶体管M7在位线BL与节点或者地线220之间建立第一电流路径。这种第一电流路径以比转变速度S0更高并且可与电压662的转变速度相比较的转变速度S1将位线BL上的电压更快地拉向地线。
在第二阶段开始时，将与第二阶段使能信号ST2相对应的第二使能信号SAE2施加给第二晶体管M2的栅极以启用第二晶体管M2。将第二使能信号SAE2还施加给第八晶体管M8的栅极以启用第八晶体管M8。因而通过导通的第二晶体管M2、第五晶体管M5和第八晶体管M8在位线BL与节点或者地线200之间建立第二电流路径。这种第二电流路径以比转变速度S1更高的转变速度S2进一步将位线BL上的电压甚至更快地拉向地线。
第三晶体管M3在第一阶段期间也被启用，但是未显著影响操作，因为禁用第六晶体管M6。第四晶体管M4在第二阶段期间也被启用、但是未显著影响操作，因为禁用第六晶体管M6。
关于位线条BLB执行读取逻辑“1”的相似操作。概括而言，禁用第一晶体管M1、第二晶体管M2和第五晶体管M5，通过导通的第三晶体管M3、第六晶体管M6和第七晶体管M7在第一阶段期间建立第三电流路径，并且通过导通的第四晶体管M4、第六晶体管M6和第八晶体管M8在第二阶段期间建立第四电流路径。
在一些实施例中，在第一阶段期间，施加给第三晶体管M3的使能信号SAE1’不早于施加给第一晶体管M1的第一使能信号SAE1。原因在于如果在第三晶体管M3由使能信号SAE1’导通时第六晶体管M6未完全截止，则防止可能的逻辑“0”读取扰动。
在一些实施例中，施加给第一晶体管M1的第一使能信号SAE1不早于施加给第七晶体管M7的信号SEGD(即，不早于由对应字线上的信号WL的存储单元选择)。原因在于如果在第七晶体管M7由信号SEGD导通时第五晶体管M5未完全截止，则防止可能的逻辑“1”读取扰动。
在一些实施例中，在第二阶段期间，在不同定时处启用第二晶体管M2、第四晶体管M4和第八晶体管M8中的两个或者更多晶体管。在一些实施例中，在读辅助器件中提供了多于两级。尽管这种实施例是可能的并且在本公开内容的范围内，但是增加了电路复杂性和功耗而无存储器访问速度的可比较增益。在一些实施例中，同时启用第一级和第二级(即，同时建立第一电流路径和第二电流路径(在逻辑“0”读取期间))。尽管这种实施例是可能并且在本公开内容的范围内，但是在某些情况下可能不必增加存储器访问速度。在WL信号与第一使能信号SAE1之间以及在第一使能信号SAE1与第二使能信号SAE2之间的延迟可调以达到与特定存储器结构的最佳匹配。在一些实施例中，在WL与SAE1之间的延迟根据BL负载从4个门延迟至10个门延迟和/或在SAE1与SAE2之间的延迟为1个传输门延迟。
图7是根据一些实施例的操作存储器的方法700的流程图。在步骤705中，将位线(例如，位线BL)预充电至预充电电压Vpc。在一些实施例中，省略该步骤。
在步骤710中，响应于从连接到位线BL的存储单元读出的数据(例如，逻辑“0”)，导致位线BL上的预充电电压Vpc以初始转变速度(例如，图6B中的S0)朝着地电压VSS转变。在转变的第一阶段期间，在位线BL与地线之间建立第一电流路径(例如第一电流路径I1)以增加转变速度(例如，图6B中的S1)。
在步骤715中，在转变的第二后续阶段期间，建立与第一电流路径并联的第二电流路径(例如第二电流路径I2)以进一步增加转变的速度(例如，图6B中的S2)。
在步骤720中，位线BL上的电压达到允许感测放大器(例如，110)感测和输出从存储单元读出的数据的充分电平。
上述方法实施例示出了示例性步骤，但是不必要求以所示顺序执行这些示例性步骤。可以根据本公开内容的实施例的主旨和范围适当地添加、替换、改变顺序和/或删除步骤。结合不同特征的实施例和/或不同实施例在本公开内容的范围内并且对于在审阅本公开内容之后的本领域技术人员来说，显而易见。
根据一些实施例，存储器包括：第一位线、耦合至第一位线的存储单元和耦合至第一位线的读辅助器件。读辅助器件被配置成响应于从存储单元读出的第一数据将第一位线上的第一电压拉向预定电压。读辅助器件包括被配置成在第一阶段期间在第一位线与预定电压的节点之间建立第一电流路径的第一电路。读辅助器件还包括被配置成在第二后续阶段期间在第一位线与预定电压的节点之间建立第二电流路径的第二电路。
根据一些实施例，存储器包括一对位线(包括第一位线和第二位线)、耦合至第一位线和第二位线的存储单元以及第一晶体管至第六晶体管。第一晶体管和第五晶体管串联耦合于第一位线与节点之间。第一晶体管和第二晶体管并联耦合。第三晶体管和第六晶体管串联耦合于第二位线与节点之间。第三晶体管和第四晶体管并联耦合。第五和第六晶体管交叉耦合，其中，第五晶体管的栅极耦合至第二位线并且第六晶体管的栅极耦合至第一位线。
根据一些实施例，在操作存储器的方法中，将位线预充电至预充电电压。响应于从连接至位线的存储单元读出的数据，导致位线上的预充电电压朝着地电压的转变。在转变的第一阶段期间，在位线与地线之间建立第一电流路径以增加转变的速度。在转变的第二后续阶段期间，建立与第一电流路径并联的第二电流路径以进一步增加转变的速度。
本领域普通技术人员应该容易了解，公开的实施例中的一个或者多个实施例实现了一个或者多个上文所阐述的优点。在读取前文说明书之后，本领域普通技术人员能够影响如这里广义公开的各种改变、等效替换和各种其它实施例。因此旨在于仅由所附权利要求及其等效物中包含的限定限制其授权的保护。

Claims (20)

1.一种存储器，包括：
第一位线；
存储单元，耦合至所述第一位线；以及
读辅助器件，耦合至所述第一位线，所述读辅助器件被配置成响应于从所述存储单元读出的第一数据朝着预定电压拉动所述第一位线上的第一电压，所述读辅助器件包括：
第一电路，配置成在第一阶段期间在所述第一位线与所述预定电压的节点之间建立第一电流路径，以及
第二电路，配置成在后续的第二阶段期间在所述第一位线与所述预定电压的节点之间建立第二电流路径。
2.根据权利要求1所述的存储器，其中，所述第一电流路径与所述第二电流路径并联。
3.根据权利要求1所述的存储器，其中，所述第一电路被配置成在所述第二阶段期间维持所述第一电流路径。
4.根据权利要求1所述的存储器，还包括：
控制电路，耦合至所述第一电路和所述第二电路，所述控制电路被配置成在所述第一阶段期间向所述第一电路提供第一阶段使能信号并且在所述第二阶段期间向所述第二电路提供第二阶段使能信号，
其中，所述第二阶段使能信号为所述第一阶段使能信号的延迟信号。
5.根据权利要求1所述的存储器，还包括：
第二位线，耦合至所述存储单元和所述读辅助器件，
其中：
所述读辅助器件被配置成响应于从所述存储单元读出的第二数据朝着所述预定电压拉动所述第二位线上的第二电压，所述读辅助器件还包括：
第三电路，配置成在所述第一阶段期间在所述第二位线与所述预定电压的节点之间建立第三电流路径，以及
第四电路，配置成在所述第二阶段期间在所述第二位线与所述预定电压的节点之间建立第四电流路径。
6.根据权利要求5所述的存储器，还包括：
第一电流源，将所述第一电路和所述第三电路共同耦合至所述预定电压的节点，所述第一电流源被配置成在所述第一阶段期间被启用。
7.根据权利要求6所述的存储器，其中：
所述第一电流源还将所述第二电路和所述第四电路共同耦合至所述预定电压的节点，并且
所述第一电流源还被配置成在所述第二阶段期间被启用。
8.根据权利要求6所述的存储器，还包括：
第二电流源，将所述第二电路和所述第四电路共同耦合至所述预定电压的节点，所述第二电流源被配置成在所述第二阶段期间被启用。
9.根据权利要求8所述的存储器，其中：
所述第一电流源被配置成在所述第一阶段和所述第二阶段期间均被启用。
10.一种存储器，包括：
一对位线，包括第一位线和第二位线；
存储器单元，耦合至所述第一位线和所述第二位线；以及
第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管；
其中：
所述第一晶体管和所述第五晶体管串联耦合在所述第一位线与节点之间；
所述第一晶体管和所述第二晶体管并联耦合；
所述第三晶体管和所述第六晶体管串联耦合在所述第二位线与所述节点之间；
所述第三晶体管和所述第四晶体管并联耦合；并且
所述第五晶体管和所述第六晶体管交叉耦合，其中，所述第五晶体管的栅极耦合至所述第二位线并且所述第六晶体管的栅极耦合至所述第一位线。
11.根据权利要求10所述的存储器，还包括：
第七晶体管，将所述第五晶体管和所述第六晶体管共同耦合至所述节点。
12.根据权利要求11所述的存储器，还包括：
第八晶体管，与所述第七晶体管并联耦合。
13.根据权利要求12所述的存储器，其中：
所述第一晶体管至所述第八晶体管都是n沟道金属氧化物半导体(NMOS)晶体管，并且
所述第五晶体管和所述第六晶体管的源极共同连接至所述第七晶体管和所述第八晶体管的漏极。
14.根据权利要求12所述的存储器，还包括：
控制电路，耦合至所述第一晶体管至所述第四晶体管、所述第七晶体管和所述第八晶体管的栅极，所述控制电路被配置成在所述第二晶体管和所述第四晶体管之前启用所述第一晶体管和所述第三晶体管。
15.根据权利要求14所述的存储器，其中：
所述控制电路被配置成与所述第二晶体管和所述第四晶体管同时启用所述第八晶体管。
16.根据权利要求15所述的存储器，其中：
所述控制电路被配置成在所述第一晶体管之前启用所述第七晶体管并且在所述第三晶体管之前启用所述第一晶体管。
17.一种操作存储器的方法，所述方法包括：
将位线预充电至预充电电压；
响应于从连接到所述位线的存储单元读出的数据，使所述位线上的所述预充电电压朝着地电压转变；
在所述转变的第一阶段期间，在所述位线与地之间建立第一电流路径以增加所述转变的速度；并且
在所述转变的后续第二阶段期间，建立与所述第一电流路径并联的第二电流路径以进一步增加所述转变的速度。
18.根据权利要求17所述的方法，还包括：
在所述转变结束时检测所述位线上的电压以输出所述数据。
19.根据权利要求17所述的方法，其中：
在所述第一阶段期间，通过启用串联耦合于所述位线与所述地之间的第一电路和第一电流源来建立所述第一电流路径，
在所述第二阶段期间，通过启用串联耦合于所述位线与所述地之间的第二电路和第二电流源来建立所述第二电流路径，并且
在所述第二阶段期间，通过继续启用所述第一电路和所述第一电流源来维持所述第一电流路径。
20.根据权利要求19所述的方法，其中：
在所述第一电路之前启用所述第一电流源；并且
与所述第二电路同时启用所述第二电流源。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2527363B (en) * 2014-06-20 2019-06-19 Advanced Risc Mach Ltd Read assist techniques in a memory device
US10394735B2 (en) * 2017-01-09 2019-08-27 Nanya Technology Corporation Comparative forwarding circuit providing first datum and second datum to one of first circuit and second circuit according to target address
US10049729B1 (en) * 2017-09-19 2018-08-14 Qualcomm Incorporated Flexible memory assistance scheme

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914631A (en) * 1988-09-30 1990-04-03 Micron Technology, Inc. Pull up circuit for sense lines in a semiconductor memory
CN1221192A (zh) * 1997-12-24 1999-06-30 三菱电机株式会社 半导体集成电路
CN102157194A (zh) * 2010-02-12 2011-08-17 台湾积体电路制造股份有限公司 一种静态随机存取内存及适用于其的方法
CN102347067A (zh) * 2010-07-07 2012-02-08 海力士半导体有限公司 预充电电路及包括所述预充电电路的半导体存储器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7961541B2 (en) * 2007-12-12 2011-06-14 Zmos Technology, Inc. Memory device with self-refresh operations
US7881137B2 (en) * 2008-10-23 2011-02-01 Qualcomm Incorporated Read assist for memory circuits with different precharge voltage levels for bit line pair
US8385136B2 (en) * 2010-10-27 2013-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating the same
US8526256B2 (en) * 2011-09-16 2013-09-03 International Business Machines Corporation Single-ended sense amplifier with read-assist

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914631A (en) * 1988-09-30 1990-04-03 Micron Technology, Inc. Pull up circuit for sense lines in a semiconductor memory
CN1221192A (zh) * 1997-12-24 1999-06-30 三菱电机株式会社 半导体集成电路
CN102157194A (zh) * 2010-02-12 2011-08-17 台湾积体电路制造股份有限公司 一种静态随机存取内存及适用于其的方法
CN102347067A (zh) * 2010-07-07 2012-02-08 海力士半导体有限公司 预充电电路及包括所述预充电电路的半导体存储器件

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